MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
Unidade 1 - Introdução
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Unidade 1 - Introdução
- Aula 1 (26 jul)
- Introdução aos dispositivos lógicos programáveis:
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- SPLD: PAL, PLA e GAL
- CPLDs
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- Fabricantes de DLPs/FPGAs e familias de DLPs atuais.
ATUAL
- Aula 2 (27 jul)
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- Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O
- Vizualização no Chip Planner de um projeto. (importante todos alunos terem acesso a IFSC-CLOUD
- Ver pag. 413 a 431 de [1]
- Ver pag. 495 a 501 de de [2]
- Historia, processo de produção dos chips.
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
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Unidade 3 - Tipos de Dados e Operadores em VHDL
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Unidade 3 - Tipos de Dados e Operadores em VHDL
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Unidade 4 - Código Concorrente
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Unidade 4 - Código Concorrente
- 4 AULAS + 1 Revisão (UN2-4) + 1 Avaliação A1
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Unidade 5 - Código Sequencial
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Unidade 5 - Código Sequencial
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Unidade 6 - Projeto a nível de Sistema
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Unidade 6 - Projeto a nível de Sistema
- 7 AULAS + 1 Revisão (UN5-6) + 1 Avaliação A2
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Unidade 7 - Testbench
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Unidade 7 - Testbench
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Unidade 8 - Maquinas de Estado Finitas
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Unidade 8 - Maquinas de Estado Finitas
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Unidade 9 - Projeto Final
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Unidade 9 - Projeto Final
- 6 AULAS + (5 AULAS LIVRES)
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Avaliações
Atividade Relâmpago (AR)
As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.
Avaliação A1
- Conteúdo avaliado serão as unidades 2 a 4
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
Avaliação A2
- Conteúdo avaliado serão as unidades 5 a 7
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
Recuperação R12
- Conteúdo avaliado será as unidades 2 a 7
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
Projeto Final (PF)
- O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3)
- Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle.
Estudos livres sem entrega de documentação (EL)
- Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.
Referências Bibliográficas:
- ↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
- ↑ PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335
Curso de Engenharia de Telecomunicações