Mudanças entre as edições de "DLP29006-Engtelecom(2018-2) - Prof. Marcos Moecke"
(108 revisões intermediárias por 2 usuários não estão sendo mostradas) | |||
Linha 1: | Linha 1: | ||
{{DivulgueEngtelecom}} | {{DivulgueEngtelecom}} | ||
==Registro on-line das aulas== | ==Registro on-line das aulas== | ||
− | {{collapse top| | + | {{collapse top| Unidade 1 - Introdução}} |
===Unidade 1 - Introdução=== | ===Unidade 1 - Introdução=== | ||
− | * | + | * 2 AULAS |
− | + | ||
;Aula 1 (26 jul): | ;Aula 1 (26 jul): | ||
*[[DLP1-EngTel (Plano de Ensino) | Apresentação da disciplina]] | *[[DLP1-EngTel (Plano de Ensino) | Apresentação da disciplina]] | ||
Linha 47: | Linha 47: | ||
:*Ler [https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html In the beginning] - ALTERA | :*Ler [https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html In the beginning] - ALTERA | ||
:*Ler [https://www.altera.com/about/company/history.html ALTERA history] | :*Ler [https://www.altera.com/about/company/history.html ALTERA history] | ||
− | + | ||
− | ;Aula 2 ( | + | |
+ | ;Aula 2 (27 jul): | ||
:* Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O | :* Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O | ||
:* Vizualização no Chip Planner de um projeto. (importante todos alunos terem acesso a [[IFSC-CLOUD]] | :* Vizualização no Chip Planner de um projeto. (importante todos alunos terem acesso a [[IFSC-CLOUD]] | ||
Linha 54: | Linha 55: | ||
::Ver pag. 413 a 431 de <ref name="PEDRONI2010a"> PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 </ref> | ::Ver pag. 413 a 431 de <ref name="PEDRONI2010a"> PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 </ref> | ||
::Ver pag. 495 a 501 de de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335 </ref> | ::Ver pag. 495 a 501 de de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335 </ref> | ||
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− | |||
:* Historia, processo de produção dos chips. | :* Historia, processo de produção dos chips. | ||
::*[https://www.semiwiki.com/forum/content/1535-brief-history-fabless-semiconductor-industry.html A Brief History of the Fabless Semiconductor Industry] | ::*[https://www.semiwiki.com/forum/content/1535-brief-history-fabless-semiconductor-industry.html A Brief History of the Fabless Semiconductor Industry] | ||
::*[http://www.semiwiki.com/forum/content/1539-brief-history-tsmc.html Taiwan Semiconductor Manufacturing Corporation (TSMC)], [http://www.globalfoundries.com/ GLOBALFOUNDRIES | ::*[http://www.semiwiki.com/forum/content/1539-brief-history-tsmc.html Taiwan Semiconductor Manufacturing Corporation (TSMC)], [http://www.globalfoundries.com/ GLOBALFOUNDRIES | ||
::*[https://www.linkedin.com/pulse/free-copy-fabless-transformation-semiconductor-industry-daniel-nenni-1 Fabless: The Transformation of the Semiconductor Industry, 2014] - Download free | ::*[https://www.linkedin.com/pulse/free-copy-fabless-transformation-semiconductor-industry-daniel-nenni-1 Fabless: The Transformation of the Semiconductor Industry, 2014] - Download free | ||
− | ::*[https://en.wikipedia.org/wiki/14_nanometer 14nm FinFET Technology], [https://www.youtube.com/watch?v= | + | ::*[https://en.wikipedia.org/wiki/14_nanometer 14nm FinFET Technology], [https://www.youtube.com/watch?v=Jctk0DI7YP8 Funcionamento do FinFET], [https://www.youtube.com/watch?v=W3rfVpkNquA Produção do FinFET], [https://www.youtube.com/watch?v=d9SWNLZvA8g], [http://appleinsider.com/articles/18/04/23/apples-a12-chip-production-using-7nm-process-in-second-half-of-2018-may-help-tsmc-achieve-record-profits Apple's 'A12' chip reportedly in production using 7nm process from TSMC] |
− | + | ::*[https://www.youtube.com/watch?v=UvluuAIiA50 GLOBALFOUNDRIES Sand to Silicon], [https://www.youtube.com/watch?v=F2KcZGwntgg How Microchips are made] - Processo de fabricação de um chip | |
::*[https://en.wikipedia.org/wiki/Foundry_model Foundries], [https://en.wikipedia.org/wiki/List_of_semiconductor_fabrication_plants] | ::*[https://en.wikipedia.org/wiki/Foundry_model Foundries], [https://en.wikipedia.org/wiki/List_of_semiconductor_fabrication_plants] | ||
− | |||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top| | + | {{collapse top| Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS}} |
===Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS=== | ===Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS=== | ||
− | + | * 3 AULAS | |
− | ;Aula | + | ;Aula 3 (1 ago): |
* Introdução ao VHDL e ambiente EDA - QUARTUS | * Introdução ao VHDL e ambiente EDA - QUARTUS | ||
* Estrutura do código VHDL | * Estrutura do código VHDL | ||
Linha 162: | Linha 160: | ||
<center>[[Arquivo:ChipPlanner_Ex2_2_Pedronib.png| 400 px]]</center> | <center>[[Arquivo:ChipPlanner_Ex2_2_Pedronib.png| 400 px]]</center> | ||
<center> Figura 2.4 - Chip Planner do Exemplo 2.2 </center> | <center> Figura 2.4 - Chip Planner do Exemplo 2.2 </center> | ||
+ | |||
+ | |||
+ | ;Aula 4 (2 ago): | ||
+ | * Uso de alguns sites auxiliares para a programação em VHDL: | ||
+ | :*[[Preparando para gravar o circuito lógico no FPGA]] | ||
+ | :*[[Palavras reservadas do VHDL]] | ||
+ | :*[http://g2384.github.io/work/VHDLformatter.html VHDL Beautifier, Formatter] - para formatar automaticamente um código VHDL. | ||
+ | *Exemplo de um contador em VHDL. [https://en.wikipedia.org/wiki/VHDL#Example:_a_counter COUNTER] na página de VHDL da Wikipedia. | ||
+ | :* Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal. | ||
* Uso das bibliotecas no VHDL. | * Uso das bibliotecas no VHDL. | ||
Linha 215: | Linha 222: | ||
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 | ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 | ||
− | ;Aula | + | |
+ | ;Aula 5 (8 ago): | ||
* Introdução ao VHDL e ambienta EDA - QUARTUS | * Introdução ao VHDL e ambienta EDA - QUARTUS | ||
* Estrutura do código VHDL | * Estrutura do código VHDL | ||
Linha 235: | Linha 243: | ||
+ | ;Aula 6 (9 ago): | ||
:* Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador | :* Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador | ||
:: Realizar as simulações funcional e temporal do circuito | :: Realizar as simulações funcional e temporal do circuito | ||
Linha 271: | Linha 280: | ||
::ver [[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA. | ::ver [[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA. | ||
::Ver pag. 3 a 24 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335 </ref> | ::Ver pag. 3 a 24 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335 </ref> | ||
− | + | ||
{{collapse bottom}} | {{collapse bottom}} | ||
{{collapse top | Unidade 3 - Tipos de Dados e Operadores em VHDL}} | {{collapse top | Unidade 3 - Tipos de Dados e Operadores em VHDL}} | ||
+ | |||
===Unidade 3 - Tipos de Dados e Operadores em VHDL=== | ===Unidade 3 - Tipos de Dados e Operadores em VHDL=== | ||
− | + | * 7 AULAS | |
+ | |||
;Aula 7 (5 mar): | ;Aula 7 (5 mar): | ||
*Tipos de Dados em VHDL. | *Tipos de Dados em VHDL. | ||
Linha 282: | Linha 293: | ||
:*Palavra chave OTHERS | :*Palavra chave OTHERS | ||
:: Ver pag. 31 a 35 de <ref name="PEDRONI2010b"/> | :: Ver pag. 31 a 35 de <ref name="PEDRONI2010b"/> | ||
− | :* Bibliotecas padrão IEEE (''' | + | :* Bibliotecas padrão IEEE ('''[[Std logic 1164.vhd]]''', '''[[Numeric std.vhd]]'''). |
::* '''ATENÇÃO!!! Não use as bibliotecas que não são padrão (''std_logic_arith, std_logic_unsigned, std_logic_signed''''') | ::* '''ATENÇÃO!!! Não use as bibliotecas que não são padrão (''std_logic_arith, std_logic_unsigned, std_logic_signed''''') | ||
+ | ::* Ler e guardar a página sobre [[Aritmética com vetores em VDHL]] | ||
:* Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER | :* Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER | ||
{{collapse top | Código Multiplicador}} | {{collapse top | Código Multiplicador}} | ||
Linha 320: | Linha 332: | ||
:: Ver pag. 39 a 54 de <ref name="PEDRONI2010b"/> | :: Ver pag. 39 a 54 de <ref name="PEDRONI2010b"/> | ||
− | ;Aula 8 ( | + | |
+ | ;Aula 8 (15 ago): | ||
*Tipos de Dados em VHDL. | *Tipos de Dados em VHDL. | ||
* Classificação dos tipos de dados. | * Classificação dos tipos de dados. | ||
Linha 372: | Linha 385: | ||
:* Tipos de dados: SIGNED e UNSIGNED | :* Tipos de dados: SIGNED e UNSIGNED | ||
::* Exemplo 3.3 Multiplicador (visto anteriormente) | ::* Exemplo 3.3 Multiplicador (visto anteriormente) | ||
+ | |||
+ | |||
+ | ;Aula 9 (16 ago): | ||
+ | :* Tipos de dados predefinidos: FIXED e FLOAT (apenas conhecer) | ||
+ | |||
:* Resumo dos Tipos predefinidos. | :* Resumo dos Tipos predefinidos. | ||
{| class="wikitable sortable" border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef" | {| class="wikitable sortable" border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef" | ||
Linha 423: | Linha 441: | ||
|- | |- | ||
| FLOAT || float_pkg + (2008) || ieee || Números de ponto flutuante || sintetizável | | FLOAT || float_pkg + (2008) || ieee || Números de ponto flutuante || sintetizável | ||
+ | |} | ||
+ | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
:* Tipos definidos pelo usuário: | :* Tipos definidos pelo usuário: | ||
::* Escalares (Inteiros e Enumerados) | ::* Escalares (Inteiros e Enumerados) | ||
Linha 447: | Linha 455: | ||
Ver pag. 60 a 73 de <ref name="PEDRONI2010b"/> | Ver pag. 60 a 73 de <ref name="PEDRONI2010b"/> | ||
− | ;Aula | + | <!-- |
− | + | ;Aula 9 (12 mar): | |
+ | * '''Desafio''' - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. Cada entrada x(n) está alta '1' se a vaga está vazia. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias. | ||
+ | :'''Importante''': O ''don't care'' não funciona como se espera para uma entrada, por isso, use ''don't care'' apenas para saídas. | ||
+ | x = "1----" -- não funciona em VHDL | ||
+ | *Se quiser mesmo usar ''don't care'' em entradas use a função '''std_match''' do pacote '''numeric_std''' | ||
+ | std_match(x, "1----") -- funciona em VHDL | ||
+ | *Faça a simulação do circuito para ver se está funcionando, | ||
+ | [[Arquivo:vagas5.png | 800px]] | ||
+ | --> | ||
+ | ;Aula 10 e 11 (22 e 23 ago): | ||
*Qualificação de tipos, conversão de tipos (automática, casting e funções de conversão). | *Qualificação de tipos, conversão de tipos (automática, casting e funções de conversão). | ||
:* Resumo das funções de conversão de tipos (Tabela 3.10) e ver [[Aritmética com vetores em VDHL]] | :* Resumo das funções de conversão de tipos (Tabela 3.10) e ver [[Aritmética com vetores em VDHL]] | ||
Linha 475: | Linha 492: | ||
:: Ver pag. 73 a 78 de <ref name="PEDRONI2010b"/> | :: Ver pag. 73 a 78 de <ref name="PEDRONI2010b"/> | ||
− | ;Aula 12 | + | |
+ | ;Aula 12 (24 ago): | ||
*Operadores em VHDL. | *Operadores em VHDL. | ||
:* Operadores predefinidos: Atribuição, Lógicos, Aritméticos, Comparação, Deslocamento, Concatenação, "Matching". | :* Operadores predefinidos: Atribuição, Lógicos, Aritméticos, Comparação, Deslocamento, Concatenação, "Matching". | ||
Linha 513: | Linha 531: | ||
:: Ver pag. 91 a 108 de <ref name="PEDRONI2010b"/> | :: Ver pag. 91 a 108 de <ref name="PEDRONI2010b"/> | ||
− | ;Aula | + | ;Aula 13 (29 ago): |
*Atributos em VHDL. | *Atributos em VHDL. | ||
+ | :* Atributos predefinidos: | ||
+ | ::*tipo escalar e enumerados; tipo array; de sinal; | ||
:* Atributos de síntese: | :* Atributos de síntese: | ||
::* '''ATTRIBUTE enum_encoding''' [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_enum_encoding.htm] | ::* '''ATTRIBUTE enum_encoding''' [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_enum_encoding.htm] | ||
::* '''ATTRIBUTE chip_pin''' [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_chip.htm] | ::* '''ATTRIBUTE chip_pin''' [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_chip.htm] | ||
::* '''ATTRIBUTE keep''' [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_keep.htm] | ::* '''ATTRIBUTE keep''' [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_keep.htm] | ||
+ | |||
+ | |||
+ | ;Aula 14 (30 ago): | ||
+ | *Atributos em VHDL. | ||
:::* Exemplo 4.4: Delay line (Síntese e Simulação temporal sem o com o atributo keep) | :::* Exemplo 4.4: Delay line (Síntese e Simulação temporal sem o com o atributo keep) | ||
:::* Exemplo 5.8 Gerador de Pulsos estreitos | :::* Exemplo 5.8 Gerador de Pulsos estreitos | ||
Linha 557: | Linha 581: | ||
<center> [[Arquivo:Ex4_5_NopruneAttribute.png| Noprune Attribute| 400 px]] <br> '''Fig 14. Technology Map do Circuito com Attribute Noprune '''</center>:: Ver pag. 91 a 111 de <ref name="PEDRONI2010b"/> | <center> [[Arquivo:Ex4_5_NopruneAttribute.png| Noprune Attribute| 400 px]] <br> '''Fig 14. Technology Map do Circuito com Attribute Noprune '''</center>:: Ver pag. 91 a 111 de <ref name="PEDRONI2010b"/> | ||
− | ;Aula 15 ( | + | :Ver: [[Medição de tempos de propagação em circuitos combinacionais]] |
− | + | ||
− | + | ;Aula 15 (5 set): | |
− | + | ||
:* Atributos definidos pelo usuário; | :* Atributos definidos pelo usuário; | ||
Uso da instrução ALIAS. | Uso da instrução ALIAS. | ||
Linha 580: | Linha 604: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
:: '''NOTA''': No exemplo acima, a CONSTANT L_LEFT recebe o tamanho do parâmetro (L), que pode ser qualquer. Esse tamanho é utilizado para criar dois ALIAS para os parâmetros L e R, utilizando uma indexação (L_LEFT DOWNTO 0). Com isso é possível dentro do FOR-LOOP criar os circuitos que realizam as operações lógicas que realizam a operação de soma. | :: '''NOTA''': No exemplo acima, a CONSTANT L_LEFT recebe o tamanho do parâmetro (L), que pode ser qualquer. Esse tamanho é utilizado para criar dois ALIAS para os parâmetros L e R, utilizando uma indexação (L_LEFT DOWNTO 0). Com isso é possível dentro do FOR-LOOP criar os circuitos que realizam as operações lógicas que realizam a operação de soma. | ||
− | + | ||
{{collapse bottom}} | {{collapse bottom}} | ||
{{collapse top| Unidade 4 - Código Concorrente}} | {{collapse top| Unidade 4 - Código Concorrente}} | ||
+ | |||
===Unidade 4 - Código Concorrente=== | ===Unidade 4 - Código Concorrente=== | ||
− | + | * 4 AULAS + 1 Revisão (UN2-4) + 1 Avaliação A1 | |
− | ;Aula | + | |
+ | ;Aula 16 - (6 set): | ||
*Código Concorrente. | *Código Concorrente. | ||
:* Uso de Operadores | :* Uso de Operadores | ||
Linha 612: | Linha 638: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
::*Importante: O valor deve cobrir todas as demais possibilidades usando WHEN OTHERS para evitar a criação de LATCHES. | ::*Importante: O valor deve cobrir todas as demais possibilidades usando WHEN OTHERS para evitar a criação de LATCHES. | ||
− | ::* No QuartusII existe um template pronto para ser utilizado em: '''[Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Selected Signal Assignment]'''. Mas ATENÇÃO, faltam as virgulas após cada escolha. | + | ::* No QuartusII existe um template pronto para ser utilizado em: '''[Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Selected Signal Assignment]'''. '''Mas ATENÇÃO, faltam as virgulas após cada escolha'''. |
:* Exemplo 5.1 + 5.2 mux: com 3 tipos de arquiteturas (com portas, com WHEN-ELSE, com WITH-SELECT) | :* Exemplo 5.1 + 5.2 mux: com 3 tipos de arquiteturas (com portas, com WHEN-ELSE, com WITH-SELECT) | ||
Linha 628: | Linha 654: | ||
</syntaxhighlight> | </syntaxhighlight> | ||
::Ver pag. 121 a 127 de <ref name="PEDRONI2010b"/> | ::Ver pag. 121 a 127 de <ref name="PEDRONI2010b"/> | ||
− | + | ;Aula 17 (10 set): | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | ;Aula 17 ( | ||
:* Uso da instrução FOR-GENERATE | :* Uso da instrução FOR-GENERATE | ||
− | < | + | <syntaxhighlight lang=vhdl> |
label: FOR identificador IN faixa GENERATE | label: FOR identificador IN faixa GENERATE | ||
[Parte_Declarativa | [Parte_Declarativa | ||
Linha 647: | Linha 663: | ||
... | ... | ||
END GENERATE [label]; | END GENERATE [label]; | ||
− | </syntaxhighlight | + | </syntaxhighlight> |
− | + | :*Exercício - Dado o somador para 4 entradas a(0) até a(3), use o FOR-GENERATE para torná-lo um somador para N entradas. | |
− | * | ||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | --------------------- | |
− | + | -- FILE my_pkg.vhd -- | |
− | + | --------------------- | |
− | + | library ieee; | |
− | + | use ieee.std_logic_1164.all; | |
− | + | ||
− | + | package my_pkg is | |
− | + | type a_slv is array(natural range <>) of std_logic_vector (3 downto 0); | |
− | + | end package; | |
− | |||
− | |||
− | |||
− | |||
− | |||
</syntaxhighlight> | </syntaxhighlight> | ||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | + | <syntaxhighlight lang=vhdl> | |
− | + | --------------------------- | |
+ | -- FILE vector_adder.vhd -- | ||
+ | --------------------------- | ||
+ | library ieee work; | ||
+ | use ieee.std_logic_1164.all; | ||
+ | use ieee.numeric_std.all; | ||
+ | use work.my_pkg.all; | ||
− | ; | + | entity vector_adder is |
− | + | generic (N : natural := 4); | |
− | + | port ( | |
− | : | + | a : in a_slv (0 to N-1); |
− | < | + | soma : out std_logic_vector (3 downto 0)); |
− | + | end entity; | |
+ | |||
+ | -- Versão que realiza a soma diretamente, mas que precisa modificar o código de acordo com o número de entradas. | ||
+ | |||
+ | architecture ifsc_v1 of vector_adder is | ||
+ | signal soma_sig : signed(3 downto 0); | ||
+ | begin | ||
+ | -- soma_sig <= signed(a(0)) + signed(a(1)) | ||
+ | -- soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) | ||
+ | soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) + signed(a(3)); | ||
+ | soma <= std_logic_vector(soma_sig); | ||
+ | end architecture; | ||
+ | |||
+ | -- Versão que realiza a soma usando um FOR GENERATE | ||
+ | architecture ifsc_v2 of vector_adder is | ||
+ | |||
+ | begin | ||
+ | |||
+ | |||
+ | end architecture; | ||
− | + | </syntaxhighlight> | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | --------------------------- | |
− | + | -- FILE vector_adder.vhd -- | |
− | + | --------------------------- | |
− | + | configuration ifsc_cfg of vector_adder is | |
− | + | -- for ifsc_v1 end for; | |
− | + | for ifsc_v2 end for; | |
− | + | end configuration; | |
</syntaxhighlight> | </syntaxhighlight> | ||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | ;Aula | + | :*Ver pag. 127 a 134 de <ref name="PEDRONI2010b"/> |
− | *Código | + | |
− | :* | + | |
− | :: | + | ;Aula 18 (12 set): |
− | :: | + | *Código Concorrente. |
+ | :*Exemplo 5.4 - Decodificador genérico de endereços. | ||
+ | :*Exemplo de uso de operadores e instrução WITH-SELECT. | ||
+ | ::Exemplo 5.3 - Unidade de Lógica e Aritmética (ALU). | ||
+ | ::*Fazer as seguintes alterações do código da ALU: | ||
+ | :::* Inclusão de um sinal que indica "erro" quando ocorre ''overflow''/''underflow'' nas operações de soma, incremento ou decremento. | ||
+ | :::* Inclusão de um circuito que satura o sinal no máximo positivo ou negativo nas situações de erro. | ||
+ | :::* Teste da ALU usando simulação funcional. | ||
+ | |||
+ | ;Aula 19 (19 set): | ||
+ | * Implmentação de conversor Binário para Gray | ||
− | + | * Implementação de conversor Gray para Binário | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | + | * Implementação de incrementador Gray | |
− | + | :*simulação funcional e temporal dos circuitos | |
− | + | :*medição dos tempos de propagação. | |
− | + | ||
− | + | ;Aula 20 (20 set): | |
− | + | Aula suspensa - Participação no SEPEI | |
− | |||
− | |||
− | : | + | ;Aula 21 (21 set): |
− | + | *Código Concorrente. | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | ::* | + | * Implementação de circuitos aritméticos com operadores. |
+ | :* Para o uso dos operadores o mais adequado é utilizar o padrão industrial '''STD_LOGIC_VECTOR'''. Internamente os valores das portas devem ser convertidos ou para valores '''INTEGER''' ou para '''UNSIGNED'''/'''SIGNED'''. para tal é necessário utilizar a biblioteca ''numeric_std''. | ||
+ | :* Também é fundamental considerar a faixa de valores coberta por <math> N </math> bits. Para tipos '''UNSIGNED''' a faixa é de <math> 0 </math> até <math> 2^{N}-1 </math>, enquanto que para '''SIGNED''' a faixa é de <math> -2^{N-1} </math> até <math> 2^{N-1}-1 </math>. Assim com 3 bits é possível representar valores entre -4 até 3 com um tipo SIGNED e 0 até 7 com um tipo UNSIGNED. | ||
+ | :* Para uso adequado dos operadores também é necessário considerar o tamanho (número de bits) requerido para o resultado em função do tamanho dos operandos. | ||
+ | ::*Ver a declaração das funções "+", "-", "*" e "/" no PACKAGE [[Numeric std.vhd]] | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | function "+" (L, R: UNSIGNED) return UNSIGNED; | |
− | + | -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). | |
− | + | -- Result: Adds two UNSIGNED vectors that may be of different lengths. | |
− | + | function "-" (L, R: UNSIGNED) return UNSIGNED; | |
− | + | -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). | |
− | + | -- Result: Subtracts two UNSIGNED vectors that may be of different lengths. | |
+ | function "*" (L, R: UNSIGNED) return UNSIGNED; | ||
+ | -- Result subtype: UNSIGNED((L'LENGTH+R'LENGTH-1) downto 0). | ||
+ | -- Result: Performs the multiplication operation on two UNSIGNED vectors | ||
+ | -- that may possibly be of different lengths. | ||
+ | function "/" (L, R: UNSIGNED) return UNSIGNED; | ||
+ | -- Result subtype: UNSIGNED(L'LENGTH-1 downto 0) | ||
+ | -- Result: Divides an UNSIGNED vector, L, by another UNSIGNED vector, R. | ||
+ | -- NOTE: If second argument is zero for "/" operator, a severity level of ERROR is issued. | ||
</syntaxhighlight> | </syntaxhighlight> | ||
+ | ::* Para operações de "+" ou "-": O tamanho do resultado é igual ao tamanho do maior operando. | ||
+ | :::Exemplo: r[7..0] = a[7..0] + b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8 bits. | ||
+ | ::* Para a operações "*": O tamanho do resultado é igual a soma do tamanho dos dois operandos. | ||
+ | :::Exemplo: r[12..0] = a[7..0] * b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8+5 = 13 bits. | ||
+ | ::* Para "/": O tamanho do resultado é igual ao tamanho do numerador. | ||
+ | :::Exemplo: r[5..0] = a[5..0] / b[8..0]; a -> 6 bits; b -> 9 bits então r -> 6 bits. | ||
+ | :* No caso da operações de "*" e "/" não ocorre ''overflow'', no entanto no caso da "+" e "-", o ''overflow/underflow'' pode ocorrer e precisa ser tratado. Isso pode ser feito acrescentando um bit adicional a saída para conter o ''overflow'' ou então sinalizar a sua ocorrência com um bit na saída do circuito. Note que no caso em que ocorrem sucessivas somas, é impraticável ficar aumentando o número de bits para evitar o ''overflow'', de modo que a sinalização do ''overflow'' ou uso de escalas, ou representação em ponto fixo ou ponto flutuante podem ser as soluções a serem adotadas. | ||
+ | :* No caso das operações de "+" e "-" também pode ser necessário tratar os sinais de ''carry in'' e ''carry out'', que permitem ampliar o tamanho de um somador realizando a sua conexão em cascata, ao mesmo tempo que tratam o ''overflow''. | ||
− | ::* | + | *Exemplo 5.7 - Somador/Subtrator Recomendado. |
− | + | :* Implementar o circuito com 4 bits na entrada e 5 bits na saída (com signed e unsigned) | |
− | + | :* Implementar o circuito com 4 bits na entrada e 4 bits na saída, e uma saída de cout para soma e para subtração | |
− | + | :* Implementar um circuito multiplicador com 4 bits na entrada e 7 bits na saída. | |
− | + | :* em todos os ciruitos acima onde possa ocorrer overflow(underflow), acrescentar um circuito para saturar a saída no máximo(mínimo). | |
− | + | :* em todos os ciruitos acima onde possa ocorrer overflow(underflow), acrescentar um bit de saída que indique quando o resultado está com erro. | |
− | |||
− | |||
− | |||
− | |||
− | + | :*Ver pag. 139 a 140 de <ref name="PEDRONI2010b"/> | |
− | |||
− | |||
− | :*Ver pag. | ||
− | + | {{collapse bottom}} | |
− | |||
− | + | {{collapse top| Unidade 5 - Código Sequencial}} | |
− | |||
− | ;Aula | + | ===Unidade 5 - Código Sequencial=== |
+ | * 7 AULAS | ||
+ | ;Aula 23 (26 set): | ||
*Código Sequencial. | *Código Sequencial. | ||
− | :* | + | :*Diferenças entre código concorrente e sequencial <=> circuitos combinacional e sequencial |
+ | :*Diferenças entre os objetos SIGNAL e VARIABLE | ||
+ | :*Tipos de elementos de memória: Latch x Flip-flop | ||
+ | ::* Latch D | ||
+ | ::* Flip-flop tipo D com reset assíncrono e com reset (clear) síncrono | ||
+ | :*Seção de código sequencial '''PROCESS''': lista de sensibilidade | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | [rótulo:] PROCESS [(lista_de_sensibilidade)] [IS] | |
− | + | [parte_declarativa] | |
− | + | BEGIN | |
− | + | afirmação_sequencial; | |
− | + | afirmação_sequencial; | |
− | + | ... | |
− | + | END PROCESS [rótulo]; | |
− | |||
− | |||
</syntaxhighlight> | </syntaxhighlight> | ||
− | :* | + | :*Instrução '''IF''' |
− | : | + | <syntaxhighlight lang=vhdl> |
− | + | [rótulo:] IF condição THEN | |
− | + | afirmação_sequencial; | |
− | + | afirmação_sequencial; | |
− | + | ... | |
− | + | ELSIF condição THEN | |
− | ; | + | afirmação_sequencial; |
− | + | afirmação_sequencial; | |
− | + | ... | |
− | + | ELSE | |
− | :* | + | afirmação_sequencial; |
− | :* | + | afirmação_sequencial; |
− | :* | + | ... |
+ | END IF [rótulo]; | ||
+ | </syntaxhighlight> | ||
+ | :*Exemplos: | ||
+ | ::* DFFs with Reset and Clear (Variação Ex 6.1), | ||
+ | :*Ver pag. 161 a 160 de <ref name="PEDRONI2010b"/> | ||
+ | |||
− | ;Aula 27 | + | ;Aula 24 (27 set): |
− | + | *Código Sequencial. | |
− | * | + | :* Contador Básico 0-N (baseado no Ex.6.2) |
− | + | :* Registrador de deslocamento (Ex.6.3) | |
− | + | :Exercício: | |
+ | ::*Implementar um conversor de transmissão de dados com entrada paralela e saída serial. | ||
+ | ::* Simular o circuito com 8 bits (ver detalhes no [https://moodle.sj.ifsc.edu.br/mod/forum/discuss.php?d=1219 moodle]) | ||
− | + | ;Aula 25 (3 out): | |
− | + | *Código Sequencial | |
− | + | :*Instrução '''WAIT''': WAIT UNTIL, WAIT FOR (simulação apenas), WAIT ON (não implementada no Quartus II). | |
− | ; Aula | + | ::Recomenda-se utilizar a lista de sensibilidade do PROCESS e a instrução IF no lugar do WAIT. |
− | * | + | ::Algumas instruções de '''WAIT''' serão utilizadas na criação de '''TestBench''' em VHDL para a simulação com o '''MODELSIM'''. |
− | :* | + | :*Instruções do tipo '''LOOP''': LOOP incondicional, FOR-LOOP, WHILE-LOOP, NEXT, EXIT |
− | : | + | ::*LOOP incondicional: |
− | + | <syntaxhighlight lang=vhdl> | |
− | + | [rótulo:] LOOP | |
− | + | afirmação_sequencial; | |
− | ::: | + | afirmação_sequencial; |
− | + | ... | |
+ | END LOOP [rótulo]; | ||
+ | </syntaxhighlight> | ||
− | + | ::*FOR-LOOP: | |
− | + | <syntaxhighlight lang=vhdl> | |
− | :* | + | [rótulo:] FOR identificador IN faixa LOOP |
− | : | + | afirmação_sequencial; |
− | + | afirmação_sequencial; | |
− | + | ... | |
− | + | END LOOP [rótulo]; | |
+ | </syntaxhighlight> | ||
− | + | ::*WHILE-LOOP: | |
− | ::* | + | <syntaxhighlight lang=vhdl> |
− | : | + | [rótulo:] WHILE condição LOOP -- Executa as "afirmações enquanto a "condição" for verdadeira |
+ | afirmação_sequencial; | ||
+ | afirmação_sequencial; | ||
+ | ... | ||
+ | END LOOP [rótulo]; | ||
+ | </syntaxhighlight> | ||
− | + | ::*LOOP com EXIT: | |
− | * | + | <syntaxhighlight lang=vhdl> |
− | : | + | [rótulo:] [FOR identificador IN faixa] LOOP |
− | + | afirmação_sequencial; | |
− | + | EXIT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, termina o "LOOP" | |
− | + | afirmação_sequencial; | |
− | + | ... | |
− | + | END LOOP [rótulo]; | |
− | + | </syntaxhighlight> | |
− | + | ||
− | + | ::*LOOP com NEXT: | |
− | + | <syntaxhighlight lang=vhdl> | |
− | + | [rótulo:] [FOR identificador IN faixa] LOOP | |
− | + | afirmação_sequencial; | |
− | + | NEXT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, não executa as linhas até a linha "END LOOP" | |
− | + | -- e incrementa o "identificador". | |
− | * | + | afirmação_sequencial; |
− | + | ... | |
+ | END LOOP [rótulo]; | ||
+ | </syntaxhighlight> | ||
− | ;Aula | + | :* Exemplos: |
− | + | ::*Carry-Ripple Adder (FOR-LOOP) (Ex 6.4) | |
+ | ::* Leading Zeros (LOOP com EXIT) (Ex 6.5) | ||
+ | :*Ver pag. 161 a 164 de <ref name="PEDRONI2010b"/> | ||
+ | |||
+ | ;Aula 26 (04 out): | ||
+ | Avaliação A1 - UN2, UN3, UN4 | ||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | + | ;Aula 27 (05 out): | |
− | + | *Código Sequencial. | |
− | + | :*Instrução '''CASE''' | |
− | ;Aula 27 ( | ||
− | * | ||
− | |||
− | |||
− | |||
− | |||
− | |||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | -- | + | [rótulo:] CASE expressão IS |
− | + | WHEN valor => atribuições; -- valor único | |
− | + | ... | |
+ | WHEN valor1 | valor2 | ... | valorN => atribuições; -- lista de valores | ||
+ | ... | ||
+ | WHEN valor1 TO valor2 => atribuições; -- faixa de valores | ||
+ | ... | ||
− | + | END CASE; | |
− | |||
− | |||
− | |||
− | |||
</syntaxhighlight> | </syntaxhighlight> | ||
− | :::* | + | :* Contador de 0 a 9 segundos com saída SSD (Ex 6.6). |
+ | ::* v1 - Unir o código de um contador de 0 a 9 (código sequencial), e o conversor de binário para sete segmentos (código concorrente) | ||
+ | ::* v2 - mudar o conversor para SSD de forma a usar código sequencial (CASE). | ||
+ | ::* v3 - incluir o conversor para SSD de forma a usar código sequencial (CASE)no mesmo processo que tem o contador de 0-9. | ||
+ | :* Exercício 6.2: projetar um Contador de 0 a MAX com saída em código Gray. | ||
+ | |||
+ | :* Projetar um circuito que permita obter um clock com período de 1 segundo, a partir de um sinal de clock com frequência de fclk = 50MHz. | ||
+ | |||
− | ;Aula | + | ;Aula 28 (10 out): |
*Código Sequencial. | *Código Sequencial. | ||
− | * | + | :* Implementar no FPGA o circuito com contador de 0 a 9 segundos com saída SSD e clk de entrada de 50MHz. |
− | + | :::*PROBLEMA: Uso de um período de clock de 20 ns => 50 MHz, verificar a impossibilidade prática de uma simulação deste circuito (1 segundo => 5 minutos de simulação), devido ao tamanho do contador (count1) que conta de 0 a 50M-1. | |
− | :* | + | :::*SOLUÇÃO: modificar o contador para um valor máximo menor (0 a 50-1). Notar que a simulação é extremamente rápida neste caso. |
+ | :::*Após verificar que o circuito funciona "simulado", configurar o FPGA do kit Mercúrio IV para implementar este circuito. As informações necessárias estão em [[Preparando para gravar o circuito lógico no FPGA]]. Utilize os pinos (clk = CLOCK_50MHz: PIN_T1, led = DISP0_D[7] : PIN_W1, ssd = DISP0_D[0-6]: PIN_V2 - PIN_W2). | ||
+ | :::* Como o conversor de binário para ssd realizado anteriormente tinha lógica negativa ('0' acende, '1' apaga), será necessário inverter todas as saídas | ||
+ | ssd_out <= not ssd; | ||
+ | :::*Se quiser usar um led na matriz de led é necessário colocar '0' da coluna do Led e '1' na linha correspondente, ou seja utilizar um segundo pino para acender o led. | ||
− | |||
+ | ;Aula 29 (11 out): | ||
+ | *Projete um contador BCD de 00 a 99 configurável. | ||
+ | ::Efetue a simulação funcional (Usando o QSIM e o Modelsim) fazendo a contagem de 00 a 11 e 00 a 23 (para hora) , de 00 a 59 (para minutos e segundos), e de 00 a 99. | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | entity | + | entity Count00_99 is |
− | + | port ( | |
− | + | clk : in std_logic; | |
− | + | bcd_U : out std_logic_vector(3 downto 0); | |
− | + | bcd_D : out std_logic_vector(3 downto 0) | |
− | + | ); | |
− | end entity ; | + | end entity; |
+ | </syntaxhighlight> | ||
+ | |||
+ | *Implementação de um relógio contador BCD de segundos. | ||
+ | :*Utilizando o sistema anterior, inclua um contador em BCD de dois dígitos que permita fazer a contagem de 00 a 99, onde o valor final é configurável. | ||
+ | ::Efetue a simulação funcional (Usando o QSIM e o Modelsim) fazendo a contagem de 00 a 11 e 00 a 23 (para hora) , de 00 a 59 (para minutos e segundos), e de 00 a 99. | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | entity Timer00_99seg is | ||
+ | port ( | ||
+ | clk50MHz : in std_logic; | ||
+ | clk1seg : out std_logic; | ||
+ | SSD_Useg : out std_logic_vector(0 to 6); | ||
+ | SSD_Dseg : out std_logic_vector(0 to 6) | ||
+ | ); | ||
+ | end entity; | ||
+ | </syntaxhighlight> | ||
+ | ::configure o FPGA do kit Mercúrio IV para implementar este circuito. Utilize os mostradores ssd DISP0_D e DISP1_D. | ||
− | + | *Uso do Modelsim para simulação funcional. | |
− | + | :*Ver [[Seguindo o tutorial da ALTERA para o MODELSIM]], para utilizar o básico do MODELSIM. | |
− | + | :* [http://www.vhdl.us/Book_VHDL_2ed_unrestricted/Pedroni_VHDL_2ed_tutorial_ModelSim_10.1d_v2.pdf Pedroni VHDL 2ed Tutorial of ModelSim 10.1d] | |
− | + | :* [https://www.youtube.com/watch?v=Z8whdGa7RtY ModelSim Video Tutorial] - Kirk Weedman | |
− | + | :*[[Media:modelsim_tut.pdf |ModelSim® Tutorial]] -v10.0d | |
− | + | :* [[Documentação do ModelSim]], para conhecer mais a fundo o MODELSIM. | |
− | + | ;Aula 30 (17 Out): | |
− | - | + | *Projeto e simulação com Modelsim do sistema Timer00-99 com display de 7 segmentos e divisor de clock. |
− | + | *Na simulação definir o clk50MHz como 100ms para produzir um clk1sec com duração de 1 segundo. | |
− | + | *Corrigir o primeiro período de clock de clk1sec. É necessário fazer com que o sinal seja alto primeiro e depois vá para baixo de modo a garantir que a transição positiva ocorra depois de 1 segundo. | |
− | + | *'''IMPORTANTE''': Também é necessário incluir um RESET em cada circuito que seja sequencial. Também é necessário iniciar o circuito com um reset de 10 ps na simulação. | |
− | + | *Perceber a necessidade de parametrizar o conversor de bcd2ssd para permitir displays do tipo CA e AA. (ler [[Display de 7 segmentos]]) | |
+ | *Perceber a necessidade de incluir um sinal que indique o final da contagem no counter00_99. Esse sinal poderá ser usado como clock no relógio a ser projetado. | ||
− | + | {{collapse bottom}} | |
− | + | ||
− | - | + | {{collapse top| Unidade 6 - Projeto a nível de Sistema}} |
− | |||
− | + | ===Unidade 6 - Projeto a nível de Sistema=== | |
− | + | * 7 AULAS + 1 Revisão (UN5-6) + 1 Avaliação A2 | |
− | + | [[Arquivo:rtl_timer99sec.png | 800 px]] | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | + | Os alunos deverão se organizar em equipes de no máximo 2 alunos, | |
− | + | Realizar um circuito de relógio de 24 horas com saída em display de 7 segmentos, conforme especificado no Moodle. | |
− | + | O circuito deverá ser apresentado funcional, mostrado com simulação no Modelsim e implementado no FPGA DE2-115. | |
− | + | Este projeto será feito extra-classe, e haverá bonus para a próxima avaliação para as equipes que: | |
− | + | 1 - apresentar o primeiro circuito OK. | |
− | + | 2 - apresentar o circuito com o menor número de elementos lógicos (se diferente do primeiro). | |
+ | 3 - apresentar o circuito com maior frequencia máxima (se diferente dos anteriores). | ||
+ | Independente do bonus todas equipes deverão entregar o circuito na atividade indicada no Moodle. | ||
− | ; Aula 31 ( | + | ; Aula 31 (19 out): |
*Projeto a nível de Sistema. | *Projeto a nível de Sistema. | ||
− | + | :* O '''PACKAGE''' e '''PACKAGE BODY''': onde declarar e como usar. | |
− | + | :* O '''COMPONENT''': declaração (cópia da '''ENTITY''') e instanciação. | |
− | + | Assim a entity Timer00_99 | |
− | |||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | ENTITY timer00_99seg | |
− | + | GENERIC (D : INTEGER; | |
− | + | fclock : INTEGER; | |
+ | U : INTEGER); | ||
+ | PORT (clk50MHz : IN STD_LOGIC; | ||
+ | RST : IN STD_LOGIC; | ||
+ | clk1seg : OUT STD_LOGIC; | ||
+ | SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); | ||
+ | SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); | ||
+ | END ENTITY; | ||
</syntaxhighlight> | </syntaxhighlight> | ||
+ | Será declarada como um COMPONENT | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | COMPONENT timer00_99seg | ||
+ | GENERIC (D : INTEGER; | ||
+ | fclock : INTEGER; | ||
+ | U : INTEGER); | ||
+ | PORT (clk50MHz : IN STD_LOGIC; | ||
+ | RST : IN STD_LOGIC; | ||
+ | clk1seg : OUT STD_LOGIC; | ||
+ | SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); | ||
+ | SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); | ||
+ | END COMPONENT; | ||
+ | </syntaxhighlight> | ||
+ | ::* Associação dos nomes das portas aos sinais. PORT -> '''PORT MAP''': | ||
+ | ::* Mapeamento por posição e nominal. | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | comp1 : timer00_99seg | ||
+ | GENERIC MAP (2, 10, 3) | ||
+ | PORT MAP (clk50MHz,RST, clk1seg, SSD_Dseg, SSD_Useg); | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | comp1 : timer00_99seg | ||
+ | GENERIC MAP ( D => 2, U => 3, | ||
+ | fclock => 10, | ||
+ | PORT MAP ( clk50MHz => clk50MHz, | ||
+ | RST => RST, | ||
+ | clk1seg => clk1seg, | ||
+ | SSD_Dseg => SSD_Dseg, | ||
+ | SSD_Useg => SSD_Useg); | ||
+ | </syntaxhighlight> | ||
+ | ::* Métodos de declaração de '''COMPONENT'''. | ||
+ | :::*Exemplo: Registrador Circular Ex. 8.2 | ||
+ | :* Criação de '''COMPONENT''' redimensionáveis. GENERIC -> '''GENERIC MAP''' | ||
+ | ::*Exemplo: Porta E com N entradas. | ||
+ | ::*Exemplo: Detector de Paridade Ex. 8.3 | ||
+ | :* Ver pag. 201 a 213 de <ref name="PEDRONI2010b"/> | ||
− | |||
− | + | ; Aula 32-33 (24-25 out): | |
+ | :* Instanciação de '''COMPONENT''' com '''GENERATE'''. | ||
− | :* | + | :* Uso da instrução '''CONFIGURATION'''. |
+ | ::* Ligação direta: ARCHITECTURE-ENTITY. | ||
+ | ::* Ligação da instanciação dos componentes: COMPONENT-ENTITY(ARCHITECTURE). | ||
+ | |||
+ | * Implementação de um timer de 99 segundos usando componentes. | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | entity timer00_99seg IS | |
− | + | generic (fclk2 : natural := 50, D : natural := 5; U : natural := 9); | |
− | + | port | |
− | + | ( | |
− | end | + | clk50MHz : in STD_LOGIC; |
+ | clk_1seg: out STD_LOGIC; | ||
+ | ssd_D : out STD_LOGIC_VECTOR(0 TO 6); | ||
+ | ssd_U : out STD_LOGIC_VECTOR(0 TO 6) | ||
+ | ); | ||
+ | end entity; | ||
</syntaxhighlight> | </syntaxhighlight> | ||
+ | ;OBS: | ||
+ | *O valor do fclk2 corresponde a metade do período do clock de entrada em Hz. | ||
+ | *Os valores D e U correspondem ao último valor do timer, depois desse valor o timer dever reiniciar a contagem. | ||
− | : | + | : Componente 1 - Divisor de Clock, con o valor da divisão configurável pelo parâmetro '''fclk2''' |
− | :: | + | <syntaxhighlight lang=vhdl> |
− | :: | + | component div_clk is |
− | + | generic (fclk2 : natural := 50); -- frequecia para simulacao | |
− | + | port ( | |
− | + | clk : in std_logic; | |
+ | clk_out : out std_logic | ||
+ | ); | ||
+ | end component; | ||
+ | ;OBS: | ||
+ | *O valor do fclk2 corresponde a metade do período do clock de entrada em Hz. | ||
+ | </syntaxhighlight> | ||
+ | : Componente 2 - Contador de 00 a 99 com saída em BCD, com o valor final configurável pelos parâmetros '''D e U''' | ||
+ | <syntaxhighlight lang=vhdl> | ||
+ | component count00_99 is | ||
+ | generic (D : natural := 9; U : natural := 9); | ||
+ | port ( | ||
+ | clk : in std_logic; | ||
+ | clk_out : out std_logic; | ||
+ | bcd_U : out std_logic_vector(3 downto 0); | ||
+ | bcd_D : out std_logic_vector(3 downto 0) | ||
+ | ); | ||
+ | end component; | ||
+ | </syntaxhighlight> | ||
+ | ;OBS: | ||
+ | *Os valores D e U correspondem ao último valor do timer, depois desse valor o timer dever reiniciar a contagem. | ||
+ | |||
+ | : Componente 3 - Conversor de BIN para SSD, com um parâmetro configurável '''ac_ccn''' para selecionar Anodo ou Catodo Comum. | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | component bin2ssd is | |
− | + | generic (ac_ccn : natural := 0); | |
− | + | port ( | |
− | + | bin_in : in std_logic_vector(3 downto 0); | |
− | + | ssd_out : out std_logic_vector(0 to 6) | |
− | + | ); | |
− | + | end component; | |
− | |||
− | |||
− | |||
− | end | ||
</syntaxhighlight> | </syntaxhighlight> | ||
+ | ;OBS: | ||
+ | *O valor ac_ccn é utilizado para configurar o circuito entre ativo alto para display de catodo comum (ac_ccn=0), ou ativo baixo para display de anodo comum (ac_ccn=1). | ||
− | |||
− | |||
− | < | + | O timer deve utilizar os componentes acima de modo a resultar em um RTL semelhante ao mostrado abaixo. |
− | + | <center> | |
− | + | [[Arquivo:rtl_timer99sec.png | 600 px]] | |
− | + | </center> | |
− | + | * Simulação do timer com ModelSim. Na simulação definir o clk50MHz com duração de 10 ms. Faça uma simulação de pelo menos 60 segundos. | |
− | |||
− | </ | ||
− | + | <center> | |
− | : | + | [[Arquivo:sim_timer99sec.png | 800 px]] |
− | + | </center> | |
+ | OBS: É recomendável inserir um sinal de RESET em todos os circuitos sequenciais e ao iniciar a simulação do circuito começar com RESET ativo durante 10 ps. | ||
− | + | *Após verificar que a simulação do circuito está funcionando, configurar um FPGA para implementar este circuito. Existem duas opções de kit disponíveis com displays de sete segmentos. As informações necessárias estão em [[Preparando para gravar o circuito lógico no FPGA]]. | |
− | :* | + | :* Ao utilizar o kit DE2-115 da TERASIC, utilize os pinos (clk = CLOCK_50: PIN_Y2, rst = KEY[0]: PIN_M23, ssd = HEX0-5[0-6]: PIN_G18 - PIN_H22 ...). |
− | :: | + | {{collapse top| definição dos pinos}} |
− | --> | + | <code> |
+ | </syntaxhighlight> | ||
+ | {{collapse bottom}} | ||
+ | :*Ao utilizar o kit Mercúrio IV da MACNICA, utilize os pinos (clk = CLOCK_50MHz: PIN_T1, led = DISP0_D[7] : PIN_W1, ssd = DISP0_D[0-6]: PIN_V2 - PIN_W2). | ||
+ | {{collapse top| definição dos pinos}} | ||
+ | <code> | ||
+ | set_location_assignment PIN_T1 -to clk50MHz | ||
+ | set_location_assignment PIN_V21 -to rst_in | ||
+ | set_location_assignment PIN_R5 -to ssd_D[0] | ||
+ | set_location_assignment PIN_T5 -to ssd_D[1] | ||
+ | set_location_assignment PIN_T3 -to ssd_D[2] | ||
+ | set_location_assignment PIN_T4 -to ssd_D[3] | ||
+ | set_location_assignment PIN_M6 -to ssd_D[4] | ||
+ | set_location_assignment PIN_N7 -to ssd_D[5] | ||
+ | set_location_assignment PIN_N6 -to ssd_D[6] | ||
+ | set_location_assignment PIN_V2 -to ssd_U[0] | ||
+ | set_location_assignment PIN_V1 -to ssd_U[1] | ||
+ | set_location_assignment PIN_U2 -to ssd_U[2] | ||
+ | set_location_assignment PIN_U1 -to ssd_U[3] | ||
+ | set_location_assignment PIN_Y2 -to ssd_U[4] | ||
+ | set_location_assignment PIN_Y1 -to ssd_U[5] | ||
+ | set_location_assignment PIN_W2 -to ssd_U[6] | ||
+ | set_location_assignment PIN_W1 -to clk_1seg | ||
+ | </syntaxhighlight> | ||
{{collapse bottom}} | {{collapse bottom}} | ||
+ | :* Analise o diagrama esquemático como funcionam as chaves e também o tipo de display. Note que no projeot o signal RST foi descrito como normalmente ALTO, podendo ser necessário acrescentar um inversor para ter o funcionamento correto. O [[Display de 7 segmentos]] da DE2-115 é do tipo catodo comum, enquanto que na MERCURIO IV ele é do tipo anado comum. | ||
− | + | ; Aula 36 (31 Out): | |
− | + | *Projeto a nível de Sistema. | |
− | + | FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS. | |
− | ; Aula | + | |
− | * | + | A instrução '''ASSERT''' é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a sintese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | : | ||
− | + | <syntaxhighlight lang=vhdl> | |
− | + | [rótulo:] assert condição_booleana | |
− | : | + | [report mensagem] |
− | + | [severity nivel_severidade]; | |
− | + | </syntaxhighlight> | |
− | |||
− | + | A mensagem pode ser criada usando STRINGs que podem ser concatenadas. | |
− | + | O nível de severidade pode ser NOTE (para passar informação para o compilador/simulator), WARNING (para informar que algo não usual ocorreu), ERROR (para informar que alguma condição não usual "sério" ocorreu), ou FAILURE (para informar que uma condição não aceitável ocorreu). Normalmente o compilador para quando ocorre um ERROR ou FAILURE. ERROR é o valor "default" [https://www.ics.uci.edu/~jmoorkan/vhdlref/assert.html]. | |
− | |||
− | |||
− | |||
− | [ | ||
− | |||
− | :: | + | :* A '''FUNCTION''': declaração, uso, mapeamento posicional x nominal, PURE x IMPURE. |
− | |||
− | |||
− | |||
− | |||
− | |||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | function nome_funçao (lista_parametros_entrada) return tipo_saida is | |
− | + | declarações | |
− | + | begin | |
+ | afirmações sequenciais | ||
+ | end function; | ||
+ | </syntaxhighlight> | ||
− | + | :* Uso de '''FUNCTION''' e '''ASSERT'''. | |
− | + | ::* Exemplo: Declaração em ARCHITECTURE Ex.9.1 | |
+ | ::* Exemplo: Declaração em PACKAGE Ex. 9.2 | ||
+ | ::* Exemplo: Declaração em ENTITY Ex. 9.3 | ||
− | + | Abaixo segue um exemplo de cálculo do '''log2''' de um número inteiro. Pode ser usado para determinar o número de bits necessário para um número natural. | |
− | + | ||
− | + | <syntaxhighlight lang=vhdl> | |
− | + | function log2c (n : integer) return integer is | |
− | + | variable m , p : integer; | |
− | + | begin | |
− | + | m := 0; | |
− | + | p : = 1; | |
+ | while p < n loop | ||
+ | m : = m + 1; | ||
+ | p := p * 2; | ||
+ | end loop; | ||
+ | return m; | ||
+ | end log2c; | ||
</syntaxhighlight> | </syntaxhighlight> | ||
− | + | <!-- | |
+ | ; Aula 37 (19 mai): | ||
+ | :*Uso de '''PROCEDURE'''. | ||
− | |||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | + | procedure nome_procedimento (lista_parâmetros_entrada, lista_parâmetros_saída) is | |
− | + | declarações | |
− | + | begin | |
+ | afirmações sequenciais | ||
+ | end procedure; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | ::*Exemplo: min_max Ex.9.4 | ||
+ | ::*Exercícios: 9.1 a 9.4, 9.6 a 9.9 | ||
+ | :* Ver pag. 213 a 239 de <ref name="PEDRONI2010b"/>) | ||
− | + | ; Aula 33 e 34 (23 e 26 mai): | |
− | + | :*Uso de '''FUNCTION''' e '''PROCEDURE'''. | |
+ | ::*Exercícios: 9.1 a 9.4, 9.6 a 9.9 | ||
− | + | ;Aula 36 a 38 (4 a 8 jun): | |
− | + | * Implementação de um serializador e um deserializador usando componentes. | |
− | + | : Componente 1 - Divisor de Clock, con o valor da divisão configurável pelo '''generic N''' | |
− | + | entity div_clk is | |
− | + | entrada clk_in | |
− | + | saída clk_out | |
− | + | : Componente 2 - Registrador de deslocamento com entrada serial e paralelo e saída serial e paralelo com N FF, configurável pelo '''generic N''' | |
− | + | entity shift_reg is | |
− | + | entradas clk_in, rst_in, ena_in, d_in[N-1..0], s_in | |
− | + | saídas d_out[N-1..0], s_out | |
+ | |||
+ | : Componente 3 - Porta paralela com N entradas, configurável pelo '''generic N'''. | ||
+ | entity port_par is | ||
+ | entradas clk_in, rst, ena, d_in[N-1..0] | ||
+ | saídas d_out[N-1..0] | ||
− | + | * Simulação do serializador e deserializador com ModelSim. | |
− | + | * Integração dos dois componentes em um único componente. | |
− | |||
− | |||
− | |||
− | |||
− | + | ;Aula 27 (7 mai): | |
− | + | * Implementar um circuito de relógio que conte HH:MM:SS. | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | + | :::*PROBLEMA: Uso de um período de clock de 20 ns => 50 MHz, verificar a impossibilidade prática de uma simulação deste circuito (1 segundo => 5 minutos de simulação), devido ao tamanho do contador (count1) que conta de 0 a 50M-1. | |
+ | :::*SOLUÇÃO: modificar o contador para um valor maximo menor (0 a 5-1), e a mesmo tempo mudar o período de clock para 200 ms => 5 Hz. Notar que a simulação é extremamente rápida neste caso. | ||
+ | :::*Após verificar que o circuito funciona "simulado", configurar o FPGA do kit DE2-115 para implementar este circuito. As informações necessárias estão em [[Preparando para gravar o circuito lógico no FPGA]]. Utilize os pinos (clk = CLOCK_50: PIN_Y2, rst = KEY[0]: PIN_M23, ssd = HEX0[0-6]: PIN_G18 - PIN_H22). Note que a chave usada para o rst é normalmente alta, e portanto é necessário acrescentar um inversor a esta entrada. | ||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | -- | + | -- Renomeie a porta rst para rst_in. |
− | + | PORT ( | |
− | + | clk, rst_in : IN BIT; | |
− | |||
− | -- | + | --Crie um sinal interno para inverter o clock |
− | + | ARCHITECTURE counter OF slow_counter IS | |
− | + | signal rst : BIT; | |
− | BEGIN | + | BEGIN |
− | + | rst <= not rst_in; | |
− | |||
− | |||
− | |||
− | |||
</syntaxhighlight> | </syntaxhighlight> | ||
− | + | :::*Programe o FPGA usando o programador e verifique se a contagem está correta (a cada segundo). | |
+ | |||
+ | ;Aula 29,30 ( ): | ||
+ | *Código Sequencial. | ||
+ | * Projeto de relógio HH:MM:SS com conversor para 7 segmentos. Implementar um relógio usando um COMPONENT contador BCD de 00 a 99. Instancie 3 COMPONENTES para implementar a hora, o minuto e o segundo. O relógio deve contar de 00:00:00 até 23:59:59. Os mostradores de 7 segmentos devem ser implementados com um COMPONENT "bin2ssd" que converte o número 0 a 9 em bits do código SSD. | ||
+ | :* Simular o relógio HH:MM:SS com Modelsim, duração de 49 horas. | ||
+ | :* Implementar o relógio no kit DE2-115 (opcional) - neste caso é necessário incluir um divisor de clock antes do contador de segundo. | ||
− | + | ::*Exercício 28.1: Inserir as duas soluções de ARCHITECTURE do exercício EX 6.10 (Timer de dois digitos) em uma única ENTITY. Utilizar CONFIGURATION para fazer a ligação com a arquitetura desejada. | |
− | * | ||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
<syntaxhighlight lang=vhdl> | <syntaxhighlight lang=vhdl> | ||
− | LIBRARY ieee; | + | entity counter60seg is |
− | USE ieee.std_logic_1164.ALL; | + | generic (fclk: integer := 2); -- valor usado para simulação. |
− | ---------------------------------------------------------- | + | -- generic (fclk: integer := 50_000_000); -- valor usado para implementação com clk de 50 MHz. |
− | ENTITY < entity_name > IS | + | port ( |
− | PORT ( | + | clk, rst : in std_logic; |
− | clk, rst : IN STD_LOGIC; | + | ssd_un, ssd_dz: out std_logic_vector(6 downto 0)); |
− | input : IN < data_type > ; | + | end entity ; |
− | output : OUT < data_type >); | + | |
− | END < entity_name > ; | + | architecture version1 of counter60seg is |
− | ---------------------------------------------------------- | + | -- Versão proposta por Gabriel Cantu (processo único) |
− | ARCHITECTURE < architecture_name > OF < entity_name > IS | + | ... |
− | TYPE state IS (A, B, C, ...); | + | begin |
− | SIGNAL pr_state, nx_state : state; | + | ... |
− | ATTRIBUTE ENUM_ENCODING : STRING; --optional attribute | + | end architecture ; |
− | ATTRIBUTE ENUM_ENCODING OF state : TYPE IS "sequential"; | + | |
− | BEGIN | + | architecture version2 of counter60seg is |
− | ------Logica Sequencial da FSM:----- | + | -- Versão proposta por Gustavo Constante (5 processos) |
− | + | ... | |
− | + | begin | |
− | + | ... | |
− | + | end architecture ; | |
− | + | ||
− | + | configuration counter60seg_cfg of counter60seg is | |
− | + | for version1 end for; | |
− | + | -- for version2 end for; | |
− | + | end configuration; | |
− | + | </syntaxhighlight> | |
− | + | --> | |
− | + | {{collapse bottom}} | |
− | + | ||
− | + | {{collapse top| Unidade 7 - Maquinas de Estado Finitas}} | |
− | + | ||
− | + | ===Unidade 7 - Maquinas de Estado Finitas=== | |
− | + | * 2 AULAS | |
− | + | ; Aula 37 (7 nov): | |
− | + | *Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL | |
− | + | :* O que é uma FSM - Finite State Machine | |
− | + | :* Modelo de FSM | |
− | + | <syntaxhighlight lang=vhdl> | |
− | + | LIBRARY ieee; | |
− | + | USE ieee.std_logic_1164.ALL; | |
− | + | ---------------------------------------------------------- | |
− | + | ENTITY < entity_name > IS | |
− | + | PORT ( | |
− | + | clk, rst : IN STD_LOGIC; | |
− | + | input : IN < data_type > ; | |
− | + | output : OUT < data_type >); | |
− | + | END < entity_name > ; | |
− | + | ---------------------------------------------------------- | |
+ | ARCHITECTURE < architecture_name > OF < entity_name > IS | ||
+ | TYPE state IS (A, B, C, ...); | ||
+ | SIGNAL pr_state, nx_state : state; | ||
+ | ATTRIBUTE ENUM_ENCODING : STRING; --optional attribute | ||
+ | ATTRIBUTE ENUM_ENCODING OF state : TYPE IS "sequential"; | ||
+ | BEGIN | ||
+ | ------Logica Sequencial da FSM:------------ | ||
PROCESS (clk, rst) | PROCESS (clk, rst) | ||
BEGIN | BEGIN | ||
IF (rst = '1') THEN | IF (rst = '1') THEN | ||
− | + | pr_state <= A; | |
− | ELSIF (clk'EVENT AND clk = '1') THEN | + | ELSIF (clk'EVENT AND clk = '1') THEN |
− | + | pr_state <= nx_state; | |
END IF; | END IF; | ||
END PROCESS; | END PROCESS; | ||
− | END < architecture_name > ; | + | ------Logica Combinacional da FSM:------------ |
− | </syntaxhighlight> | + | PROCESS (pr_state, input) |
− | :* Usando o template acima descreva em VHDL a FSM indicada na Figura 11.1. | + | BEGIN |
− | :* Faça a simulação da FSM com Modelsim utilizando um testbench em VHDL que faça a FSM seguir os estados | + | CASE pr_state IS |
− | :rst -> A -(x=0)-> A -(x=1)-> A -(x=2)-> B -(x=2)-> B -(x=0)-> C -(x=0)-> C -(x=2)-> C -(x=1)-> A -(x=2)-> B -(x=1)-> A. | + | WHEN A => |
− | :: Ver pag. 277 a 35 de <ref name="PEDRONI2010b"/> | + | output <= < value > ; |
− | + | IF (input =< value >) THEN | |
− | + | nx_state <= B; | |
− | + | ... | |
− | + | ELSE | |
− | + | nx_state <= A; | |
− | + | END IF; | |
− | + | WHEN B => | |
− | + | output <= < value > ; | |
− | + | IF (input =< value >) THEN | |
− | + | nx_state <= C; | |
− | + | ... | |
− | + | ELSE | |
− | + | nx_state <= B; | |
− | + | END IF; | |
− | + | WHEN ... | |
− | + | END CASE; | |
− | + | END PROCESS; | |
− | + | ------Seção de Saída (opcional):------- | |
− | + | PROCESS (clk, rst) | |
− | + | BEGIN | |
− | + | IF (rst = '1') THEN | |
− | + | new_output <= < value > ; | |
− | + | ELSIF (clk'EVENT AND clk = '1') THEN --or clk='0' | |
− | + | new_output <= output; | |
− | + | END IF; | |
+ | END PROCESS; | ||
+ | END < architecture_name > ; | ||
+ | </syntaxhighlight> | ||
+ | :* Usando o template acima descreva em VHDL a FSM indicada na Figura 11.1. | ||
+ | :* Faça a simulação da FSM com Modelsim utilizando um testbench em VHDL que faça a FSM seguir os estados | ||
+ | :rst -> A -(x=0)-> A -(x=1)-> A -(x=2)-> B -(x=2)-> B -(x=0)-> C -(x=0)-> C -(x=2)-> C -(x=1)-> A -(x=2)-> B -(x=1)-> A. | ||
+ | :: Ver pag. 277 a 35 de <ref name="PEDRONI2010b"/> | ||
− | + | *Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL | |
− | * | + | :* Exemplo 11.1 Controlador de uma máquina de Venda |
− | :* | + | ::*Compile o código mostrado no Exemplo 11.1. |
− | :* | + | ::*Simule a FSM com Modelsim utilizando um testbench em VHDL para gerar o teste mostrado na figura abaixo. |
+ | |||
+ | :::[[Arquivo:FSM_tb40.png | 1000 px]] | ||
− | + | :* Exercício: Altere a FSM para vender doces que custam 30 centavos. Considere que as moedas aceitas são 5, 10, 25 e 50 centavos. Desenho primeiro a FSM e em seguida implemente-a em VHDL e faça a simulação. | |
− | * | ||
− | |||
− | |||
− | |||
− | |||
{{collapse bottom}} | {{collapse bottom}} | ||
− | == | + | {{collapse top| Unidade 8 - Testbench}} |
− | == | + | |
− | + | ===Unidade 8 - Testbench=== | |
+ | * 1 AULA | ||
+ | ; Aula 42 (28 nov): | ||
+ | *Simulação de sistemas digitais com Modelsim e testbench em VHDL | ||
+ | :*Tipos de simulação: | ||
+ | ::1) simulação funcional (usando o QSIM) com entrada gráfica e análise gráfica da saída - OK já visto desde CIL29003 | ||
+ | ::2) simulação temporal (usando o QSIM) com entrada gráfica e análise gráfica da saída - OK já visto desde CIL29003 | ||
+ | ::3) simulação funcional (usando o ModelSim) com entrada gráfica (gerado com comandos force) e análise gráfica da saída - OK já visto | ||
+ | ::4) simulação temporal (usando o ModelSim) com entrada gráfica (gerado com comandos force) e análise gráfica da saída - Não será visto | ||
+ | ::5) simulação funcional (usando o ModelSim) com entrada VHDL e análise gráfica da saída - Será visto nesta Unidade | ||
+ | ::6) simulação temporal (usando o ModelSim) com entrada VHDL e análise gráfica da saída - Será visto nesta Unidade | ||
+ | ::7) simulação funcional (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. | ||
+ | ::8) simulação temporal (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. | ||
+ | :* Simular a maquina de venda de doces Ex 11.1 | ||
+ | <!-- | ||
+ | :*Exemplo de Conversor Binário para Gray (Exercício 9.7) | ||
− | + | :*Para usar o ModelSim 10.1d na CLOUD-IFSC(191.36.8.33) abra um terminal e digite: | |
− | * | + | /opt/altera/13.0sp1/modelsim_ae/bin/vsim |
− | * | + | :* ou |
+ | vsim | ||
+ | :*Para usar o ModelSim 10.1d nos Laboratórios do IFSC campus São José abra um terminal e digite: | ||
+ | /opt/altera/13.0/quartus/modelsim_ae/linux/vsim | ||
− | + | :*Ver também [http://quartushelp.altera.com/13.1/mergedProjects/eda/simulation/modelsim/eda_pro_msim_func_sim.htm Performing a Functional Simulation with the ModelSim-Altera Software], e [http://quartushelp.altera.com/13.1/mergedProjects/eda/simulation/modelsim/eda_pro_msim_timing_sim.htm Performing a Timing Simulation with the ModelSim-Altera Software]. | |
− | * | ||
− | |||
− | + | *Simulação de sistemas digitais com Modelsim e testbench em VHDL | |
− | * | + | ::*Implementar um sistema constituído de dois circuitos de SHIFT RIGHT LOGICAL - SRL_L com entradas de DADOS, LOAD e RESET, e saída paralela. Crie um componente SOMADOR constituido de um somado do tipo UNSIGNED. Conecte as saídas dos SRL_L ao SOMADOR. |
− | |||
− | |||
− | :: | ||
− | |||
− | |||
− | * | ||
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<center> | <center> | ||
− | [[Arquivo: | + | [[Arquivo:slr_adder.png]] |
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</center> | </center> | ||
− | * | + | ::*Criar um testbench em VHDL para testar cada componente (SOMADOR, o SRL_L) e o sistema final. (faça com o test bench teste no minimo o funcionamento da entrada LOAD para 2 entradas diferentes de DADOS, o RESET, o SOMADOR e o funcionamento do SRL_L para uma sequencia de pelo menos N clocks, onde N é o número de bits das entradas. |
− | + | ||
− | + | ::Note que no final deste projeto, deverão existir pelo menos os arquivos de projeto '''srl_l.vhd''', '''somador.vhd''', '''sistema.vhd''' e os arquivos de teste bench correspondentes '''srl_l_tb.vht''', '''somador_tb.vht''', '''sistema_tb.vht'''. Para facilitar a simulação no Modelsim recomenda-se criar também os arquivos de script '''srl_l.do''', '''somador.do''', '''sistema.do'''. | |
− | |||
− | |||
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− | |||
− | |||
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− | |||
− | |||
− | |||
− | |||
− | |||
--> | --> | ||
+ | ::'''DICA''': Use o comando do Quartus II para gerar um template para o testbench. Selecione cada componente como TOP LEVEL e faça a ANÁLISE E SÍNTESE em seguida ('''Processing > Start > Start Test Bench Template Writer'''). | ||
+ | :* Criação de sinais para Test Bench em VHDL | ||
− | + | {{collapse top | Geração de sinal de clock}} | |
− | + | <syntaxhighlight lang=vhdl> | |
− | + | -- DECLARAR | |
− | {{collapse top | | + | constant tclk: time := 1 ns; |
− | + | signal clk : std_logic := '0'; | |
− | |||
− | |||
− | |||
− | + | -- CLOCK COM PERIODO DE 2*tclk (COM CÓDIGO CONCORRENTE) | |
− | + | clk <= not clk after tclk; | |
− | + | -- CLOCK COM PERIODO DE 2*tclk (COM CÓDIGO SEQUENCIAL) | |
− | + | PROCESS | |
− | + | BEGIN | |
− | + | clk <= '1'; | |
− | + | wait for tclk; | |
− | + | clk <= '0'; | |
− | + | wait for tclk; | |
− | + | END PROCESS; | |
− | + | </syntaxhighlight> | |
− | + | {{collapse bottom}} | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | + | {{collapse top | Geração de sinal de reset}} | |
− | + | <syntaxhighlight lang=vhdl> | |
− | {| | + | -- DECLARAR |
− | + | constant treset: time := 100 ps; | |
− | + | signal reset : std_logic; | |
− | + | ||
− | + | -- RESET COM DURAÇÃO DE treset (COM CÓDIGO CONCORRENTE) | |
− | + | reset <= '1', '0' after treset; | |
− | + | ||
− | + | -- RESET COM DURAÇÃO DE treset (COM CÓDIGO SEQUENCIAL) | |
− | + | PROCESS | |
− | + | BEGIN | |
− | + | reset <= '1'; | |
− | + | wait for treset; | |
− | + | reset <= '0'; | |
− | + | wait; | |
− | + | END PROCESS; | |
− | + | </syntaxhighlight> | |
− | + | {{collapse bottom}} | |
− | + | ||
− | + | {{collapse top | Geração de uma sequencia binária}} | |
− | + | <syntaxhighlight lang=vhdl> | |
− | + | -- DECLARAR | |
− | + | constant t_a: time := 100 ps; | |
− | + | constant Nbits: natural := 8; | |
− | + | signal a : std_logic_vector(Nbits-1 downto 0); | |
− | + | ||
− | + | -- GERAÇÂO DO SINAL a = [0 1 2 3 4 ...] COM DURAÇÃO DE t_a em cada valor (COM CÓDIGO SEQUENCIAL) | |
− | + | PROCESS | |
− | + | BEGIN | |
− | + | for i in 0 to 2**Nbits-1 loop | |
− | |} | + | a <= std_logic_vector(to_unsigned(i,Nbits)); |
− | + | wait for t_a; | |
− | <syntaxhighlight lang= | + | end loop; |
− | + | END PROCESS; | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | END | ||
</syntaxhighlight> | </syntaxhighlight> | ||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | | + | {{collapse top | Geração de uma sequencia pseudoaleatória}} |
− | * | + | <syntaxhighlight lang=vhdl> |
− | < | + | -- DECLARAR |
− | + | constant t_a: time := 100 ps; | |
+ | constant Nbits: natural := 8; | ||
+ | signal a : std_logic_vector(Nbits-1 downto 0) := (0 => '1', 3 => '1', others => '0'); | ||
+ | |||
+ | -- GERAÇÂO DO SINAL a COM DURAÇÃO DE t_a em cada valor (COM CÓDIGO SEQUENCIAL) | ||
+ | -- USANDO UM CONTADOR LFSR | ||
+ | PROCESS | ||
+ | BEGIN | ||
+ | for i in 0 to 2**Nbits-1 loop | ||
+ | a <= (a(0) xor a(2) xor a(3) xor a(4)) & a(Nbits-1 downto 1); -- para 8 bits | ||
+ | wait for t_a; | ||
+ | end loop; | ||
+ | END PROCESS; | ||
+ | </syntaxhighlight> | ||
+ | |||
+ | {{collapse bottom}} | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | {{collapse top| Unidade 9 - Projeto Final}} | ||
− | + | ===Unidade 9 - Projeto Final=== | |
+ | * 9 AULAS | ||
+ | ;Aula 37 (7 nov) (metade da aula): | ||
+ | * Projeto Final - Especificação do sistema de controle de travessia de pedestres | ||
− | + | ;Aula 41 (22 nov): | |
+ | * Projeto Final - Sistema de controle de travessia de pedestres | ||
+ | :* trabalho desenvolvido em equipes | ||
+ | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
− | + | ;Aula 43 e 44 (29 e 30 nov): | |
+ | * Projeto Final - Sistema de controle de travessia de pedestres | ||
+ | :* trabalho desenvolvido em equipes | ||
+ | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
− | + | ;Aula 45 e 46 (5 e 6 dez): | |
+ | * Projeto Final - Sistema de controle de travessia de pedestres | ||
+ | :* trabalho desenvolvido em equipes | ||
+ | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
− | + | ;Aula 47 e 48 (12 e 13 dez): | |
+ | * Projeto Final - Sistema de controle de travessia de pedestres | ||
+ | :* trabalho desenvolvido em equipes | ||
+ | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
− | + | ;Aula 49 (14 dez): | |
− | * | + | * Projeto Final - controle de travessia de pedestres |
− | + | :*Apresentação do sistema no kit FPGA pelas equipes. | |
− | |||
− | : | ||
− | * | ||
− | + | {{collapse bottom}} | |
− | |||
− | |||
− | + | ==Avaliações== | |
+ | ===Atividade Relâmpago (AR)=== | ||
+ | As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade. | ||
− | * | + | ===Avaliação A1=== |
+ | *Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5) | ||
+ | *Data da avaliação (04/10/2018) - Local: LabReCom. | ||
− | * | + | ===Avaliação A2=== |
+ | *Conteúdo avaliado serão as unidades 5 a 7 (Cap 6 a 9) | ||
+ | *Data da avaliação (14/11/2018) - Local: LabReCom. | ||
− | * | + | ===Recuperação R12=== |
+ | *Conteúdo avaliado será as unidades 2 a 7 | ||
+ | *Data da avaliação (18/12/2018 das 7h30 as 8h40) - Local: LabReCom. | ||
− | + | ::As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues [[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] e [[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]], e as [[Media:Tabelas_Pedroni.pdf | tabelas das figuras 3.6, 3.10 e 4.1]] do livro do Pedroni. Dica use também como fonte de consulta os '''templates''' do Quartus. | |
+ | ::Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados. | ||
− | * | + | ===Projeto Final (PF)=== |
+ | * O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3) | ||
− | * | + | {{collapse top | expand = true | APF - Projeto Final - Sistema de controle de passagem de pedestre (Entrega e prazos ver Moodle)}} |
+ | * Cada equipe de 2 ou 3 alunos deverá desenvolver um sistema de controle de passagem de pedestre. | ||
+ | <center> | ||
+ | [[Arquivo:SemaforoPedestre2018-2.png | 1000px]] <br> | ||
+ | ''FONTE: Imagem cedida por Yan Lucas Martins e Guilherme José Salles Vieira'' | ||
+ | </center> | ||
+ | * A descrição exata do funcionamento deve ser obtida com o cliente durante a entrevista de requisitos. | ||
+ | Alguns detalhes gerais: | ||
+ | * O semáforo de passagem de pedestres é controlado por botões que os pedestres acionam do lado 1 ou 2 da passagem de pedestres para solicitar a travessia. Ao ser acionado o semáforo pode: 1) liberar imediatamente a passagem do pedestre se não houver veículos circulando na via 1 e via 2. 2) aguardar até T_espera segundos (configurável) se houver veículos circulando. | ||
+ | :* Os grupos focais das vias 1 e 2 devem ser do tipo progressivo (GFPv), usando um display com dois dígitos para indicar o tempo restante no estado verde ou vermelho. | ||
+ | :* A passagem de pedestre tem: 1) um botão em cada lado da passagem; 2) um sistema para iluminação noturna da passagem de pedestre, 3) dois grupos focais progressivos (GFPp) com lampadas verdes e vermelhas e um display com dois dígitos para indicar o tempo restante no estado verde; 4) um sistema que emite sons indicativos para auxilio aos deficientes visuais; 5) um sistema que emite vibrações mecânicas para auxilio aos deficientes auditivos e visuais. | ||
+ | ::* A iluminação deve acender assim que um botão for acionado e apagar novamente quando o GFPp passar de verde para vermelho. | ||
+ | ::* O tempo de passagem do pedestre (T_travessia) é configurável (default = 5s x Nvias). | ||
+ | :* Se não houver acionamento do botão de solicitação de passagem do pedestre, as vias 1 e 2 devem permanecer sempre em verde. | ||
− | {{collapse bottom}} | + | * O sistema de controle do semáforo poderá ser descrito através de máquinas de estado finita (FSM). |
− | + | * Para a FSM sugere-se utilizar GENERIC para definir os tempos tempos. | |
+ | * O sistema de controle das FSM será baseado no valor de um timer de segundos externo a FSM (conforme mostrado em aula). | ||
+ | * O sistema será implementado no kit FPGA DE2-115 usando os leds disponíveis ou pinos da GPIO para acionar leds externos, e chaves para implementar os botões e sensores de veículos. | ||
+ | * Os sinais de relógio necessários deverão ser obtidos a partir do sinal de clock da placa de 50MHz. Durante as simulações esse circuito deverá ter seu valor alterado de modo a viabilizar a simulação. | ||
+ | * O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente; | ||
+ | * Escreva um relatório técnico contendo os resultados em no máximo 10 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit DE2-115 também deve ser feita. | ||
+ | |||
+ | ;Ver inspirações adicionais para o projeto em: | ||
+ | * [http://www.planalto.gov.br/ccivil_03/LEIS/L9503Compilado.htm Código de Trânsito Brasileiro - LEI Nº 9.503, DE 23 DE SETEMBRO DE 1997], Art 68 a 71 | ||
+ | * Cálculo da distância de parada de um veículo [http://vias-seguras.com/educacao/aulas_de_educacao_no_transito/aula_09_velocidade_e_distancia_de_parada]. | ||
+ | * Exemplo de uma travessia de pedestre [https://www.google.co.uk/maps/@52.6247006,1.247869,3a,49.2y,188.5h,86.4t/data=!3m6!1e1!3m4!1sESWmhMS0FZQ0elZMfTGvMw!2e0!7i13312!8i6656] | ||
+ | * Tipos de travessia de pedestre no Reino Unido [https://www.driving-school-beckenham.co.uk/pedestriancrossings.html] | ||
+ | |||
+ | ;Serão dadas duas bonificações no projeto: | ||
+ | 1) ('''BONUS 1 ponto''') para a equipe que desenvolver a melhoria que for considerada a melhor pelo cliente. | ||
+ | 2) ('''BONUS 1 ponto''') para a equipe que usar o menor número de componentes no projeto (menor custo). | ||
+ | {{collapse bottom}} | ||
− | === | + | ===Atividades Extraclasse (AE)=== |
− | * | + | *Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle. |
<!-- | <!-- | ||
− | {{collapse top | | + | {{collapse top | AE0 - Resumo expandido de artigo}} |
− | * | + | * Ler e fazer um resumo estendido do artigo de 1 a 2 páginas: |
− | + | :: OU [[Media:Artigo_DLP_Kamila2013.pdf | Dispositivos Lógicos Programáveis]] de Kamila Rose da Silva, IFSC. | |
+ | :: OU [http://citeseerx.ist.psu.edu/viewdoc/summary?doi=10.1.1.153.3122 Kuon, Ian Carlos, Russell Tessier, and Jonathan Rose. 2008. “FPGA Architecture: Survey and Challenges.” Foundations and Trends in Electronic Design Automation 2 (2): 135–253],[http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.153.3122&rep=rep1&type=pdf]. | ||
+ | * Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a [https://www.sharelatex.com?r=205ee4bd&rm=d&rs=b Plataforma Sharelatex]. Utilize preferencialmente o [http://pt.sharelatex.com/project/5980bfd0b8ec417a1f5e71d8 modelo de artigo no padrão ABNT] em 1 coluna. | ||
+ | * A entrega do resumo deverá ser feita na [https://moodle.sj.ifsc.edu.br Plataforma Moodle de DLP29006], dentro do prazo indicado. | ||
+ | {{collapse bottom}} | ||
− | * | + | {{collapse top | AR3 - operações de SOMA ou SUBTRAÇÃO ou PRODUTO ou DIVISÃO}} |
− | + | *Implementar em VHDL uma unidade de processamento que efetue as operações de SOMA ou SUBTRAÇÃO ou PRODUTO ou DIVISÃO, considerando valores SIGNED. As características do circuito são: | |
− | + | :* As portas de entrada e saída são todas do tipo STD_LOGIC(_VECTOR). | |
− | + | :* As entradas <math> a </math> e <math> b </math> devem ter N bits, e a saída <math> r </math> N+1 bits. | |
+ | :* O circuito tem uma entrada <math> op </math>, a qual define o tipo de operação que deve ser feita entre as entradas <math> a </math> e <math> b </math>, disponibilizando na saída o resultado dessa operação. <math> op = 00 </math> indica SOMA (a+b), <math> op = 01 </math> indica SUBTRAÇÃO (a-b), <math> op = 10 </math> indica PRODUTO (a*b), <math> op = 11 </math> indica DIVISÃO (a/b). | ||
+ | * Faça a simulação funcional do circuito, testando o circuito usando no mínimo com | ||
+ | :<math> {op = 00, a = valor+, b = valor+} </math>, | ||
+ | :<math> {op = 01, a = valor+, b = valor+} </math>, | ||
+ | :<math> {op = 10, a = valor+, b = valor+} </math>, | ||
+ | :<math> {op = 11, a = valor+, b = valor+} </math>, | ||
+ | onde <math> valor+ , valor- </math> são respectivamente valores numéricos positivos e negativos. | ||
+ | * Note que alguns valores de entrada ainda pode ocorrer erro, mesmo tendo um bit a mais na saída. Em que situação isso pode ocorrer? Mostre uma situação em que isso ocorre na simulação. | ||
+ | :* O circuito pode ter uma saída <math> erro </math> adicional que indica quando o resultado tem erro. | ||
− | + | {{collapse bottom}} | |
− | ----- | + | --> |
− | + | <!-- | |
− | + | {{collapse top |AE0 - Resumo estendido de Artigo (Entrega e Prazo ver Moodle)}} | |
− | -- | + | * Ler e fazer um resumo estendido do artigo de 1 a 2 páginas [https://www.dropbox.com/s/wvl3cudgcpchstr/ARTIGO_ACADEMICO_DLP.pdf?dl=0 Dispositivos Lógicos Programáveis] de Kamila Rose da Silva, IFSC. |
− | + | * Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a [https://www.sharelatex.com?r=205ee4bd&rm=d&rs=b Plataforma Sharelatex]. Utilize preferencialmente o [http://pt.sharelatex.com/project/5980bfd0b8ec417a1f5e71d8 modelo de artigo no padrão ABNT] em 1 coluna. | |
− | + | * A entrega do resumo deverá ser feita na [https://moodle.sj.ifsc.edu.br/course/view.php?id=177 Plataforma Moodle de DLP29006], dentro do prazo indicado. | |
− | + | {{collapse bottom}} | |
+ | |||
+ | {{collapse top | AE1 - Uso de código concorrente - ALU modificada (Entrega e Prazo ver Moodle)}} | ||
+ | *Implemente em VHDL uma Unidade de Lógica e Aritmética que tem como entrada os sinais A e B e que execute as seguintes instruções lógicas e aritméticas conforme o '''opcode''' de entrada: | ||
− | + | ;Unidade Lógica: | |
− | + | {| class="wikitable" border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef" | |
− | + | ! scope="col" width=25% align="center"| Instrução | |
− | + | ! scope="col" width=25% align="center"| Operação | |
− | + | ! scope="col" width=25% align="center"| opcode | |
− | + | ! scope="col" width=25% align="center"| GRUPOS | |
− | + | |- | |
− | + | | Complemento de A || Y = not A || 0000 || 1, 2, 3 | |
− | + | |- | |
− | + | | Complemento de B || Y = not B || 0001 || 4, 5, 6 | |
− | + | |- | |
− | + | | And || Y = A nand B || 0010 || 1, 3 | |
− | + | |- | |
− | + | | Nand || Y = A and B || 0011 || 2, 4 | |
− | + | |- | |
− | + | | Or || Y = A nor B || 0100 || 5, 6 | |
− | + | |- | |
− | + | | Nor || Y = A or B || 0101 || 1, 4 | |
− | + | |- | |
− | + | | Xor || Y = A xor B || 0110 || 2, 5 | |
− | + | |- | |
− | + | | Xnor || Y = A xnor B || 0111 || 3, 6 | |
− | + | |} | |
− | |||
− | -- | ||
− | |||
− | |||
− | + | ;Unidade Aritmética: (onde os valores de A e B podem ser positivos ou negativos) | |
− | |||
− | |||
− | |||
− | |||
− | |||
− | |||
− | { | + | {| class="wikitable" border="1" cellpadding="3" cellspacing="0" style="text-align:left; font-size:100%" bgcolor="#efefef" |
− | + | ! scope="col" width=25% align="center"| Instrução | |
− | + | ! scope="col" width=25% align="center"| Operação | |
− | + | ! scope="col" width=25% align="center"| opcode | |
− | + | ! scope="col" width=25% align="center"| GRUPOS | |
− | + | |- | |
− | + | | Transfere A || Y = A || 1000 || 1, 2, 3, 4, 5, 6 | |
− | + | |- | |
− | + | | Transfere B || Y = B || 1001 || 1, 2, 3, 4, 5, 6 | |
− | + | |- | |
− | + | | complemento-2 de A || Y = -A || 1010 || 1, 2, 3 | |
− | + | |- | |
− | <syntaxhighlight lang= | + | | complemento-2 de B || Y = -B || 1010 || 4, 5, 6 |
− | + | |- | |
− | + | | Incrementa A || Y = A + 1 || 1011 || 1, 4 | |
− | + | |- | |
− | + | | Decrementa A || Y = A - 1 || 1011 || 2, 5 | |
− | + | |- | |
− | + | | Incrementa B || Y = B + 1 || 1100 || 3, 6 | |
− | + | |- | |
− | + | | Soma A e B|| Y = A + B || 1101 || 1, 2 | |
− | + | |- | |
− | + | | Subtrai B de A|| Y = A - B || 1110 || 3, 4 | |
− | + | |- | |
− | + | | Subtrai A de B|| Y = B - A || 1110 || 5, 6 | |
− | + | |- | |
− | + | | Dobra o valor A || Y = A * 2 || 1111 || 1, 2, 3 | |
− | + | |- | |
− | + | | Dobra o valor B || Y = B * 2 || 1111 || 4, 5, 6 | |
− | </syntaxhighlight> | + | |} |
− | : | + | * A ENTITY deverá ter a seguinte interface: |
− | + | <syntaxhighlight lang=matlab> | |
− | + | ENTITY alu IS | |
− | + | GENERIC (N: INTEGER := 4); --word bits | |
− | + | PORT ( | |
− | + | A, B: IN STD_LOGIC_VECTOR (N-1 DOWNTO 0); | |
− | + | OPCODE: IN STD_LOGIC_VECTOR (3 DOWNTO 0); | |
− | + | ERRO: OUT STD_LOGIC; | |
− | + | Y: OUT STD_LOGIC_VECTOR (N-1 DOWNTO 0)); | |
− | + | END ENTITY; | |
− | + | </syntaxhighlight> | |
− | * | + | * Verifique qual é o seu grupo, você apenas precisa implementar e simular as funções indicadas para o ele. |
− | + | * Proponha uma ARCHITECTURE que implemente a ALU (Dica: utilize internamente o tipo de dado tipo '''integer''' ou do tipo "SIGNED"). | |
− | + | * Se na operação realizada o resultado em '''Y''' não estiver correto, a saída '''ERRO''' deve ser setada. | |
− | + | * Anote o número de Elementos Lógicos (ou ALUTs) utilizados [Compilation Report > Flow Summary]. | |
− | + | * Verifique o código RTL gerado [Tools > Netlist Viewers > RTL Viewer] | |
− | : | + | * Faça a simulação funcional no QSIM usando os valores mínimos e máximos e outros pares de valores representáveis e verifique se o resultado das operações está correto. Teste cada instrução (opcode) em separado. Analise os resultados obtidos para entradas com 4 bits e verifique os casos em que há ''ERRO''. |
− | : | + | * Escreva um relatório de no '''máximo 15''' páginas contendo: título, identificação, introdução, o desenvolvimento da atividade e resultados, conclusão. O relatório deve conter as simulações funcionais feitas e a análise dos resultados obtidos. Também é fundamental relate o número de elementos lógicos necessários, o tipo de FPGA utilizado, e o máximo tempo de propagação deste circuito. |
− | + | * Salve a imagem do circuito RTL e envie com arquivo .'''PNG'''. | |
− | : | + | * A entrega do relatório em .'''PDF''' e do arquivo .'''QAR''' e .'''PNG''' deverá ser feita na [https://moodle.sj.ifsc.edu.br/course/view.php?id=177 Plataforma Moodle de DLP29006], dentro do prazo indicado. |
− | + | {{collapse bottom}} | |
− | * | + | |
− | + | {{collapse top | expand = true | APF - Projeto Final - Sistema de transmissão serial assíncrono (Entrega e prazos ver Moodle)}} | |
− | + | * Cada aluno (ou equipe de 2 alunos) deverá desenvolver um sistema de de transmissão serial assíncrono mostrado na figura abaixo: | |
− | + | <center> | |
− | + | [[Arquivo:APF_DLP29006_2017_2_Serial_Assincrono.png | 600 px]] | |
− | + | ||
− | + | '''Figura 1. Sistema de Comunicação Serial Assíncrono com Endereçamento de A para B''' | |
− | + | ||
− | + | [[Arquivo:APF_DLP29006_2017_2_UART_TX.png | 600 px]] | |
− | {{collapse bottom}} | + | |
+ | '''Figura 2. Interface transmissora serial''' | ||
+ | |||
+ | [[Arquivo:APF_DLP29006_2017_2_UART_RX.png | 600 px]] | ||
+ | |||
+ | '''Figura 3. Interface receptora serial'''</center> | ||
+ | |||
+ | * As Taxa de Transmissão deverão ser geradas a partir do clock principal '''CLK50MHz''' do kit a ser utilizado. | ||
+ | * A seleção da Taxa de Transmissão será feita através das chaves '''SW_BAUD_TX'''[1..0] para o transmissor e das '''SW_BAUD_RX'''[1..0] para o receptor. | ||
+ | ::00 => 0.1 bps, 01 => 10 bps, 10 => 1 kbps, 11 => 100 kbps. | ||
+ | * Na transmissão deverá ser enviado um bit paridade (par ou impar) de acordo com a chave seletora '''SW_PARITY'''. | ||
+ | :: 0 => paridade par, 1 => paridade impar. | ||
+ | *No receptor a saída '''RX_ERROR''' deve ser usada para indicar que houve erro na recepção do dado. | ||
+ | |||
+ | <center> | ||
+ | [[Arquivo:APF_DLP29006_2017_2_times.png | 900 px]] | ||
+ | </center> | ||
+ | |||
+ | * O sistema no seu '''TOP LEVEL''' deverá ser constituído de um '''Conversor Paralelo Serial''', um '''Conversor Serial Paralelo''', dois '''Geradores de Baud Rate''', um '''Gerador de Paridade''', um '''Detector de Paridade''', um '''Detector de Número de Destino''', um '''Circuito de Entrada de Dados''', e um '''Circuito de Saída de Dados'''. | ||
+ | |||
+ | * O projeto deve ser desenvolvido integrando estes componentes no TOP LEVEL, de modo que neste nível existam apenas conexões entre estes componentes. Recomenda-se utilizar também componentes para a criação dos circuitos no segundo nível. O reuso de componentes já desenvolvidos nas aulas é fortemente encorajado. | ||
+ | |||
+ | * Durante a fase das simulações recomenda-se alterar o valor da frequência do CLK50MHz para 100kHz de modo a viabilizar uma simulação mais rápida. As simulações de cada componente do TOP LEVEL e da integração de todos componentes no TOP LEVEL devem ser feitas no MODELSIM, sendo a última obrigatoriamente feita usando testbench em VHDL. | ||
+ | |||
+ | * O sistema deverá ser implementado, testado e demonstrado no kit de hardware FPGA DE2-115 (ou Mercúrio IV) usando as chaves e leds disponíveis (ou pinos da GPIO para acionar circuitos externos). | ||
+ | |||
+ | * O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente para o professor para conferencia antes da implementação no kit de hardware. | ||
+ | |||
+ | * Escreva um relatório técnico contendo os resultados em no máximo 10 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit DE2-115 também deve ser feita. | ||
+ | |||
+ | * Para entender o sistema de transmissão recomenda-se consulte materiais complementares sobre [https://en.wikipedia.org/wiki/Asynchronous_serial_communication Comunicação serial assíncrona], [https://en.wikipedia.org/wiki/Parity_bit bit de paridade], [https://en.wikipedia.org/wiki/Universal_asynchronous_receiver-transmitter UART], [https://en.wikipedia.org/wiki/Bit_rate Taxa de bits]. | ||
+ | |||
+ | {{collapse bottom}} | ||
+ | --> | ||
+ | |||
+ | ===Estudos livres sem entrega de documentação (EL)=== | ||
+ | *Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas. | ||
+ | |||
+ | {{collapse top | EL1 - Resolução dos exercícios do Cap 2}} | ||
+ | *Resolva os exercícios do capítulo 2 (1, 2, 3) pag. 28 a 30 | ||
+ | ;Exercise 2.1: Multiplexer: | ||
+ | |||
+ | *Complete o código VHDL abaixo para que ele seja correspondente a um multiplexador que selecione a entrada A quando sel ="01", B quando sel ="10", coloque "0...0" na saída quando sel ="00" e mantenha a saída em alta impedância "Z...Z" quando sel="11". | ||
+ | ::*Compile o código e em seguida faça a simulação, para verificar se o circuito funciona conforme | ||
+ | especificado. | ||
+ | ::*Anote as mensagens de warning do compilador. | ||
+ | |||
+ | <syntaxhighlight lang=vhdl> | ||
+ | --------------------------------------- | ||
+ | -- File: mux.vdh | ||
+ | --------------------------------------- | ||
+ | -- Declaração das Bibliotecas e Pacotes | ||
+ | -- | ||
+ | LIBRARY ieee; | ||
+ | USE _________________________ ; | ||
+ | |||
+ | --------------------------------------- | ||
+ | -- Especificação das entradas e saídas e nome da ENTITY | ||
+ | ENTITY mux IS | ||
+ | PORT ( | ||
+ | __ , __ : ___ STD_LOGIC_VECTOR (7 DOWNTO 0); | ||
+ | sel : IN ____________________________ ; | ||
+ | ___ : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); | ||
+ | END _____ ; | ||
+ | --------------------------------------- | ||
+ | ARCHITECTURE example OF _____ IS | ||
+ | BEGIN | ||
+ | PROCESS (a, b, ____ ) | ||
+ | BEGIN | ||
+ | IF (sel = "00") THEN | ||
+ | c <= "00000000"; | ||
+ | ELSIF (__________) THEN | ||
+ | c <= a; | ||
+ | _____ (sel = "10") THEN | ||
+ | c <= __; | ||
+ | ELSE | ||
+ | c <= (OTHERS => '__'); | ||
+ | END ___ ; | ||
+ | END _________ ; | ||
+ | END _________ ; | ||
+ | --------------------------------------- | ||
+ | </syntaxhighlight> | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | {{collapse top | EL2 - Resolução dos exercícios do Cap 3}} | ||
+ | *Resolva os exercícios do capítulo 3 (1, 2, '''9''', 11, 12, 13, 14-17, '''18-20''', '''22''', 23-30) pag. 81 a 89 | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | {{collapse top | EL3 - Resolução dos exercícios do Cap 4}} | ||
+ | *Resolva os exercícios do capítulo 4 (4-8, '''9''', 10-11, 13, 15-16, '''17''' ) pag. 115 a 120 | ||
+ | {{collapse bottom}} | ||
+ | |||
+ | {{collapse top | EL4 - Resolução dos exercícios do Cap 5}} | ||
+ | *Resolva os exercícios do capítulo 5 (1, 2, '''3''', 4, '''6''', '''7''', 8-9, '''10-11''', '''14-16''', 17-18, '''19''' ) pag. 144 a 150 | ||
+ | {{collapse bottom}} | ||
− | {{collapse top | + | {{collapse top | EL6 - Resolução dos exercícios do Cap 6}} |
*Resolva os exercícios do capítulo 6 (1, '''2''', 3-4, '''5''', 6-7, '''9*''', '''10-11''', 12*, 13*, '''14''', '''15''') pag. 172 a 176. | *Resolva os exercícios do capítulo 6 (1, '''2''', 3-4, '''5''', 6-7, '''9*''', '''10-11''', 12*, 13*, '''14''', '''15''') pag. 172 a 176. | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | + | {{collapse top | EL7 - Resolução dos exercícios do Cap 8}} |
*Resolva os exercícios da capítulo 8 (1-7, 9*) pag. 219 a 220. | *Resolva os exercícios da capítulo 8 (1-7, 9*) pag. 219 a 220. | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | + | {{collapse top | EL8 - Resolução dos exercícios do Cap 9}} |
*Resolva os exercícios da capítulo 9 (1-4, 6-9) pag. 238 a 239. | *Resolva os exercícios da capítulo 9 (1-4, 6-9) pag. 238 a 239. | ||
{{collapse bottom}} | {{collapse bottom}} | ||
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*Resolva os exercícios da capítulo 10 (1,2,5,6,7, 10-15, 17**) pag. 271 a 274. | *Resolva os exercícios da capítulo 10 (1,2,5,6,7, 10-15, 17**) pag. 271 a 274. |
Edição atual tal como às 15h07min de 12 de dezembro de 2018
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
library library_name; use library_name.package)name.all;
entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name];
architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name];
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
-- Declaração das bibliotecas e pacotes
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Especificação de todas as entradas e saídas do circuito
ENTITY flip_flop IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END;
-- Descrição de como o circuito deve funcionar
ARCHITECTURE flip_flop OF flip_flop IS
BEGIN
PROCESS (clk, rst)
BEGIN
IF (rst='1') THEN
q <= '0';
ELSIF (clk'EVENT AND clk='1') THEN
q <= d;
END IF;
END PROCESS;
END;
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008
Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possivel verificar se o circuito atende as restrições de tempo.
create_clock -name CLK50MHz -period 50MHz [get_ports {*}]
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY registered_comp_add IS
PORT (clk: IN STD_LOGIC;
a, b: IN INTEGER RANGE 0 TO 7;
reg_comp: OUT STD_LOGIC;
reg_sum: OUT INTEGER RANGE 0 TO 15);
END;
ARCHITECTURE circuit OF registered_comp_add IS
SIGNAL comp: STD_LOGIC;
SIGNAL sum: INTEGER RANGE 0 TO 15;
BEGIN
comp <= '1' WHEN a>b ELSE '0';
sum <= a + b;
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
reg_comp <= comp;
reg_sum <= sum;
END IF;
END PROCESS;
END;
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Unidade 3 - Tipos de Dados e Operadores em VHDL | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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Unidade 3 - Tipos de Dados e Operadores em VHDL
package standard is
type boolean is (false,true);
type bit is ('0', '1');
type severity_level is (note, warning, error, failure);
type integer is range -2147483647 to 2147483647;
type real is range -1.0E308 to 1.0E308;
type time is range -2147483648 to 2147483647
units
fs;
ps = 1000 fs;
ns = 1000 ps;
us = 1000 ns;
ms = 1000 us;
sec = 1000 ms;
min = 60 sec;
hr = 60 min;
end units;
subtype natural is integer range 0 to integer'high;
subtype positive is integer range 1 to integer'high;
type string is array (positive range <>) of character;
type bit_vector is array (natural range <>) of bit;
PACKAGE std_logic_1164 IS
TYPE std_ulogic IS ( 'U', -- Uninitialized
'X', -- Forcing Unknown
'0', -- Forcing 0
'1', -- Forcing 1
'Z', -- High Impedance
'W', -- Weak Unknown
'L', -- Weak 0
'H', -- Weak 1
'-' -- Don't care
);
TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic;
SUBTYPE std_logic IS resolved std_ulogic;
TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic;
Ver pag. 60 a 73 de [2]
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.numeric_std.all;
ENTITY operadores IS
PORT (
a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
mult: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
div: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
sum: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
sub: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
);
END ENTITY;
ARCHITECTURE type_conv_arch OF operadores IS
BEGIN
-- Inserir o código e definir o tamanho das saidas.
END ARCHITECTURE;
ENTITY redundant_registers IS
PORT (
clk, x: IN BIT;
y: OUT BIT);
END ENTITY;
ARCHITECTURE arch OF redundant_registers IS
SIGNAL a, b, c: BIT;
-- NORMAL -- 1 LE
--ATTRIBUTE preserve: BOOLEAN;
--ATTRIBUTE preserve OF a, b, c: SIGNAL IS TRUE; -- 2 LE
--ATTRIBUTE noprune: BOOLEAN;
--ATTRIBUTE noprune OF a, b, c: SIGNAL IS TRUE; --3 LE
--ATTRIBUTE keep: BOOLEAN;
--ATTRIBUTE keep of a,b,c: SIGNAL IS TRUE;
BEGIN
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
a <= x;
b <= x;
c <= x;
END IF;
END PROCESS;
y <= a AND b;
END ARCHITECTURE;
Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o Technology Map dos circuitos gerados e verifique a localização dos FFs no Chip Planner. Fig 12. Technology Map do Circuito sem Attribute Fig 13. Technology Map do Circuito com Attribute Preserve (or Keep) Fig 14. Technology Map do Circuito com Attribute Noprune
Uso da instrução ALIAS.
function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is
constant L_LEFT: INTEGER := L'LENGTH-1;
alias XL: UNSIGNED(L_LEFT downto 0) is L;
alias XR: UNSIGNED(L_LEFT downto 0) is R;
variable RESULT: UNSIGNED(L_LEFT downto 0);
variable CBIT: STD_LOGIC := C;
begin
for I in 0 to L_LEFT loop
RESULT(I) := CBIT xor XL(I) xor XR(I);
CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I));
end loop;
return RESULT;
end ADD_UNSIGNED;
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Unidade 4 - Código Concorrente |
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Unidade 4 - Código Concorrente
<optional_label>: <target> <=
<value> when <condition> else
<value> when <condition> else
<value> when <condition> else
...
<value>;
<optional_label>: with <expression> select
<target> <=
<value> when <choices>,
<value> when <choices>,
<value> when <choices>,
...
<value> when others;
CONFIGURATION which_mux OF mux IS
FOR Operator_only END FOR;
-- FOR with_WHEN END FOR;
-- FOR with_SELECT END FOR;
END CONFIGURATION;
label: FOR identificador IN faixa GENERATE
[Parte_Declarativa
BEGIN]
Instruções_concorrentes
...
END GENERATE [label];
---------------------
-- FILE my_pkg.vhd --
---------------------
library ieee;
use ieee.std_logic_1164.all;
package my_pkg is
type a_slv is array(natural range <>) of std_logic_vector (3 downto 0);
end package;
---------------------------
-- FILE vector_adder.vhd --
---------------------------
library ieee work;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.my_pkg.all;
entity vector_adder is
generic (N : natural := 4);
port (
a : in a_slv (0 to N-1);
soma : out std_logic_vector (3 downto 0));
end entity;
-- Versão que realiza a soma diretamente, mas que precisa modificar o código de acordo com o número de entradas.
architecture ifsc_v1 of vector_adder is
signal soma_sig : signed(3 downto 0);
begin
-- soma_sig <= signed(a(0)) + signed(a(1))
-- soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2))
soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) + signed(a(3));
soma <= std_logic_vector(soma_sig);
end architecture;
-- Versão que realiza a soma usando um FOR GENERATE
architecture ifsc_v2 of vector_adder is
begin
end architecture;
---------------------------
-- FILE vector_adder.vhd --
---------------------------
configuration ifsc_cfg of vector_adder is
-- for ifsc_v1 end for;
for ifsc_v2 end for;
end configuration;
Aula suspensa - Participação no SEPEI
function "+" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0).
-- Result: Adds two UNSIGNED vectors that may be of different lengths.
function "-" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0).
-- Result: Subtracts two UNSIGNED vectors that may be of different lengths.
function "*" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED((L'LENGTH+R'LENGTH-1) downto 0).
-- Result: Performs the multiplication operation on two UNSIGNED vectors
-- that may possibly be of different lengths.
function "/" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED(L'LENGTH-1 downto 0)
-- Result: Divides an UNSIGNED vector, L, by another UNSIGNED vector, R.
-- NOTE: If second argument is zero for "/" operator, a severity level of ERROR is issued.
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Unidade 5 - Código Sequencial |
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Unidade 5 - Código Sequencial
[rótulo:] PROCESS [(lista_de_sensibilidade)] [IS]
[parte_declarativa]
BEGIN
afirmação_sequencial;
afirmação_sequencial;
...
END PROCESS [rótulo];
[rótulo:] IF condição THEN
afirmação_sequencial;
afirmação_sequencial;
...
ELSIF condição THEN
afirmação_sequencial;
afirmação_sequencial;
...
ELSE
afirmação_sequencial;
afirmação_sequencial;
...
END IF [rótulo];
[rótulo:] LOOP
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] FOR identificador IN faixa LOOP
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] WHILE condição LOOP -- Executa as "afirmações enquanto a "condição" for verdadeira
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] [FOR identificador IN faixa] LOOP
afirmação_sequencial;
EXIT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, termina o "LOOP"
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] [FOR identificador IN faixa] LOOP
afirmação_sequencial;
NEXT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, não executa as linhas até a linha "END LOOP"
-- e incrementa o "identificador".
afirmação_sequencial;
...
END LOOP [rótulo];
Avaliação A1 - UN2, UN3, UN4
[rótulo:] CASE expressão IS
WHEN valor => atribuições; -- valor único
...
WHEN valor1 | valor2 | ... | valorN => atribuições; -- lista de valores
...
WHEN valor1 TO valor2 => atribuições; -- faixa de valores
...
END CASE;
ssd_out <= not ssd;
entity Count00_99 is
port (
clk : in std_logic;
bcd_U : out std_logic_vector(3 downto 0);
bcd_D : out std_logic_vector(3 downto 0)
);
end entity;
entity Timer00_99seg is
port (
clk50MHz : in std_logic;
clk1seg : out std_logic;
SSD_Useg : out std_logic_vector(0 to 6);
SSD_Dseg : out std_logic_vector(0 to 6)
);
end entity;
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Unidade 6 - Projeto a nível de Sistema | ||||
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Unidade 6 - Projeto a nível de Sistema
Os alunos deverão se organizar em equipes de no máximo 2 alunos, Realizar um circuito de relógio de 24 horas com saída em display de 7 segmentos, conforme especificado no Moodle. O circuito deverá ser apresentado funcional, mostrado com simulação no Modelsim e implementado no FPGA DE2-115. Este projeto será feito extra-classe, e haverá bonus para a próxima avaliação para as equipes que: 1 - apresentar o primeiro circuito OK. 2 - apresentar o circuito com o menor número de elementos lógicos (se diferente do primeiro). 3 - apresentar o circuito com maior frequencia máxima (se diferente dos anteriores). Independente do bonus todas equipes deverão entregar o circuito na atividade indicada no Moodle.
Assim a entity Timer00_99 ENTITY timer00_99seg
GENERIC (D : INTEGER;
fclock : INTEGER;
U : INTEGER);
PORT (clk50MHz : IN STD_LOGIC;
RST : IN STD_LOGIC;
clk1seg : OUT STD_LOGIC;
SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6);
SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6));
END ENTITY;
Será declarada como um COMPONENT COMPONENT timer00_99seg
GENERIC (D : INTEGER;
fclock : INTEGER;
U : INTEGER);
PORT (clk50MHz : IN STD_LOGIC;
RST : IN STD_LOGIC;
clk1seg : OUT STD_LOGIC;
SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6);
SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6));
END COMPONENT;
comp1 : timer00_99seg
GENERIC MAP (2, 10, 3)
PORT MAP (clk50MHz,RST, clk1seg, SSD_Dseg, SSD_Useg);
comp1 : timer00_99seg
GENERIC MAP ( D => 2, U => 3,
fclock => 10,
PORT MAP ( clk50MHz => clk50MHz,
RST => RST,
clk1seg => clk1seg,
SSD_Dseg => SSD_Dseg,
SSD_Useg => SSD_Useg);
entity timer00_99seg IS
generic (fclk2 : natural := 50, D : natural := 5; U : natural := 9);
port
(
clk50MHz : in STD_LOGIC;
clk_1seg: out STD_LOGIC;
ssd_D : out STD_LOGIC_VECTOR(0 TO 6);
ssd_U : out STD_LOGIC_VECTOR(0 TO 6)
);
end entity;
component div_clk is
generic (fclk2 : natural := 50); -- frequecia para simulacao
port (
clk : in std_logic;
clk_out : out std_logic
);
end component;
;OBS:
*O valor do fclk2 corresponde a metade do período do clock de entrada em Hz.
component count00_99 is
generic (D : natural := 9; U : natural := 9);
port (
clk : in std_logic;
clk_out : out std_logic;
bcd_U : out std_logic_vector(3 downto 0);
bcd_D : out std_logic_vector(3 downto 0)
);
end component;
component bin2ssd is
generic (ac_ccn : natural := 0);
port (
bin_in : in std_logic_vector(3 downto 0);
ssd_out : out std_logic_vector(0 to 6)
);
end component;
OBS: É recomendável inserir um sinal de RESET em todos os circuitos sequenciais e ao iniciar a simulação do circuito começar com RESET ativo durante 10 ps.
FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS. A instrução ASSERT é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a sintese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: [rótulo:] assert condição_booleana
[report mensagem]
[severity nivel_severidade];
A mensagem pode ser criada usando STRINGs que podem ser concatenadas. O nível de severidade pode ser NOTE (para passar informação para o compilador/simulator), WARNING (para informar que algo não usual ocorreu), ERROR (para informar que alguma condição não usual "sério" ocorreu), ou FAILURE (para informar que uma condição não aceitável ocorreu). Normalmente o compilador para quando ocorre um ERROR ou FAILURE. ERROR é o valor "default" [9].
function nome_funçao (lista_parametros_entrada) return tipo_saida is
declarações
begin
afirmações sequenciais
end function;
Abaixo segue um exemplo de cálculo do log2 de um número inteiro. Pode ser usado para determinar o número de bits necessário para um número natural. function log2c (n : integer) return integer is
variable m , p : integer;
begin
m := 0;
p : = 1;
while p < n loop
m : = m + 1;
p := p * 2;
end loop;
return m;
end log2c;
|
Unidade 7 - Maquinas de Estado Finitas |
---|
Unidade 7 - Maquinas de Estado Finitas
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
----------------------------------------------------------
ENTITY < entity_name > IS
PORT (
clk, rst : IN STD_LOGIC;
input : IN < data_type > ;
output : OUT < data_type >);
END < entity_name > ;
----------------------------------------------------------
ARCHITECTURE < architecture_name > OF < entity_name > IS
TYPE state IS (A, B, C, ...);
SIGNAL pr_state, nx_state : state;
ATTRIBUTE ENUM_ENCODING : STRING; --optional attribute
ATTRIBUTE ENUM_ENCODING OF state : TYPE IS "sequential";
BEGIN
------Logica Sequencial da FSM:------------
PROCESS (clk, rst)
BEGIN
IF (rst = '1') THEN
pr_state <= A;
ELSIF (clk'EVENT AND clk = '1') THEN
pr_state <= nx_state;
END IF;
END PROCESS;
------Logica Combinacional da FSM:------------
PROCESS (pr_state, input)
BEGIN
CASE pr_state IS
WHEN A =>
output <= < value > ;
IF (input =< value >) THEN
nx_state <= B;
...
ELSE
nx_state <= A;
END IF;
WHEN B =>
output <= < value > ;
IF (input =< value >) THEN
nx_state <= C;
...
ELSE
nx_state <= B;
END IF;
WHEN ...
END CASE;
END PROCESS;
------Seção de Saída (opcional):-------
PROCESS (clk, rst)
BEGIN
IF (rst = '1') THEN
new_output <= < value > ;
ELSIF (clk'EVENT AND clk = '1') THEN --or clk='0'
new_output <= output;
END IF;
END PROCESS;
END < architecture_name > ;
|
Unidade 8 - Testbench | ||||||||
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Unidade 8 - Testbench
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Unidade 9 - Projeto Final |
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Unidade 9 - Projeto Final
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Avaliações
Atividade Relâmpago (AR)
As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.
Avaliação A1
- Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
- Data da avaliação (04/10/2018) - Local: LabReCom.
Avaliação A2
- Conteúdo avaliado serão as unidades 5 a 7 (Cap 6 a 9)
- Data da avaliação (14/11/2018) - Local: LabReCom.
Recuperação R12
- Conteúdo avaliado será as unidades 2 a 7
- Data da avaliação (18/12/2018 das 7h30 as 8h40) - Local: LabReCom.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
Projeto Final (PF)
- O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3)
APF - Projeto Final - Sistema de controle de passagem de pedestre (Entrega e prazos ver Moodle) |
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Alguns detalhes gerais:
1) (BONUS 1 ponto) para a equipe que desenvolver a melhoria que for considerada a melhor pelo cliente. 2) (BONUS 1 ponto) para a equipe que usar o menor número de componentes no projeto (menor custo). |
Atividades Extraclasse (AE)
- Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle.
Estudos livres sem entrega de documentação (EL)
- Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.
EL1 - Resolução dos exercícios do Cap 2 |
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especificado.
---------------------------------------
-- File: mux.vdh
---------------------------------------
-- Declaração das Bibliotecas e Pacotes
--
LIBRARY ieee;
USE _________________________ ;
---------------------------------------
-- Especificação das entradas e saídas e nome da ENTITY
ENTITY mux IS
PORT (
__ , __ : ___ STD_LOGIC_VECTOR (7 DOWNTO 0);
sel : IN ____________________________ ;
___ : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END _____ ;
---------------------------------------
ARCHITECTURE example OF _____ IS
BEGIN
PROCESS (a, b, ____ )
BEGIN
IF (sel = "00") THEN
c <= "00000000";
ELSIF (__________) THEN
c <= a;
_____ (sel = "10") THEN
c <= __;
ELSE
c <= (OTHERS => '__');
END ___ ;
END _________ ;
END _________ ;
---------------------------------------
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EL2 - Resolução dos exercícios do Cap 3 |
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EL3 - Resolução dos exercícios do Cap 4 |
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EL4 - Resolução dos exercícios do Cap 5 |
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EL6 - Resolução dos exercícios do Cap 6 |
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EL7 - Resolução dos exercícios do Cap 8 |
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EL8 - Resolução dos exercícios do Cap 9 |
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Referências Bibliográficas:
- ↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
- ↑ 2,00 2,01 2,02 2,03 2,04 2,05 2,06 2,07 2,08 2,09 2,10 2,11 2,12 2,13 2,14 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335