Mudanças entre as edições de "DLP29006-Engtelecom(2018-2) - Prof. Marcos Moecke"
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| Linha 69: | Linha 69: | ||
===Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS=== | ===Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS=== | ||
| + | * 3 AULAS | ||
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;Aula 4 e 5 (26 e 28 fev): | ;Aula 4 e 5 (26 e 28 fev): | ||
| Linha 276: | Linha 277: | ||
{{collapse top | Unidade 3 - Tipos de Dados e Operadores em VHDL}} | {{collapse top | Unidade 3 - Tipos de Dados e Operadores em VHDL}} | ||
===Unidade 3 - Tipos de Dados e Operadores em VHDL=== | ===Unidade 3 - Tipos de Dados e Operadores em VHDL=== | ||
| + | * 7 AULAS | ||
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;Aula 7 (5 mar): | ;Aula 7 (5 mar): | ||
| Linha 585: | Linha 587: | ||
{{collapse top| Unidade 4 - Código Concorrente}} | {{collapse top| Unidade 4 - Código Concorrente}} | ||
===Unidade 4 - Código Concorrente=== | ===Unidade 4 - Código Concorrente=== | ||
| + | * 4 AULAS + 1 Revisão (UN2-4) + 1 Avaliação A1 | ||
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;Aula 15 - cont (2 abr): | ;Aula 15 - cont (2 abr): | ||
| Linha 710: | Linha 713: | ||
{{collapse top| Unidade 5 - Código Sequencial}} | {{collapse top| Unidade 5 - Código Sequencial}} | ||
===Unidade 5 - Código Sequencial=== | ===Unidade 5 - Código Sequencial=== | ||
| + | * 7 AULAS | ||
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;Aula 20 (16 abr): | ;Aula 20 (16 abr): | ||
| Linha 853: | Linha 857: | ||
{{collapse top| Unidade 6 - Projeto a nível de Sistema}} | {{collapse top| Unidade 6 - Projeto a nível de Sistema}} | ||
===Unidade 6 - Projeto a nível de Sistema=== | ===Unidade 6 - Projeto a nível de Sistema=== | ||
| + | * 7 AULAS + 1 Revisão (UN5-6) + 1 Avaliação A2 | ||
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; Aula 29 (14 mai): | ; Aula 29 (14 mai): | ||
| Linha 895: | Linha 900: | ||
*Após verificar que o circuito funciona "simulado", configurar o FPGA do kit DE2-115 para implementar este circuito. As informações necessárias estão em [[Preparando para gravar o circuito lógico no FPGA]]. Utilize os pinos (clk = CLOCK_50: PIN_Y2, rst = KEY[0]: PIN_M23, ssd = HEX0-5[0-6]: PIN_G18 - PIN_H22 ...). Note que a chave usada para o rst é normalmente alta, e portanto é necessário acrescentar um inversor a esta entrada. | *Após verificar que o circuito funciona "simulado", configurar o FPGA do kit DE2-115 para implementar este circuito. As informações necessárias estão em [[Preparando para gravar o circuito lógico no FPGA]]. Utilize os pinos (clk = CLOCK_50: PIN_Y2, rst = KEY[0]: PIN_M23, ssd = HEX0-5[0-6]: PIN_G18 - PIN_H22 ...). Note que a chave usada para o rst é normalmente alta, e portanto é necessário acrescentar um inversor a esta entrada. | ||
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;Aula 36 a 38 (4 a 8 jun): | ;Aula 36 a 38 (4 a 8 jun): | ||
| Linha 1 059: | Linha 1 062: | ||
{{collapse top| Unidade 7 - Testbench}} | {{collapse top| Unidade 7 - Testbench}} | ||
===Unidade 7 - Testbench=== | ===Unidade 7 - Testbench=== | ||
| + | * 2 AULAS | ||
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; Aula 40 (13 jun): | ; Aula 40 (13 jun): | ||
| Linha 1 180: | Linha 1 184: | ||
{{collapse top| Unidade 8 - Maquinas de Estado Finitas}} | {{collapse top| Unidade 8 - Maquinas de Estado Finitas}} | ||
===Unidade 8 - Maquinas de Estado Finitas=== | ===Unidade 8 - Maquinas de Estado Finitas=== | ||
| + | * 2 AULAS | ||
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; Aula 46 (29 jun): | ; Aula 46 (29 jun): | ||
| Linha 1 263: | Linha 1 268: | ||
{{collapse top| Unidade 9 - Projeto Final}} | {{collapse top| Unidade 9 - Projeto Final}} | ||
===Unidade 9 - Projeto Final=== | ===Unidade 9 - Projeto Final=== | ||
| + | * 6 AULAS + (5 AULAS LIVRES) | ||
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;Aula 39 (11 jun): | ;Aula 39 (11 jun): | ||
| Linha 1 271: | Linha 1 277: | ||
:* trabalho desenvolvido em equipes | :* trabalho desenvolvido em equipes | ||
:* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
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;Aula 47 a 49 (30 jun a 02 jul): | ;Aula 47 a 49 (30 jun a 02 jul): | ||
| Linha 1 284: | Linha 1 287: | ||
:*Apresentação do sistema no kit FPGA pelas equipes. | :*Apresentação do sistema no kit FPGA pelas equipes. | ||
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Edição das 18h46min de 25 de julho de 2018
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
| Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
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| Unidade 3 - Tipos de Dados e Operadores em VHDL |
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Unidade 3 - Tipos de Dados e Operadores em VHDL
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| Unidade 4 - Código Concorrente |
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Unidade 4 - Código Concorrente
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| Unidade 5 - Código Sequencial |
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Unidade 5 - Código Sequencial
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| Unidade 6 - Projeto a nível de Sistema |
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Unidade 6 - Projeto a nível de Sistema
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| Unidade 7 - Testbench |
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Unidade 7 - Testbench
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| Unidade 8 - Maquinas de Estado Finitas |
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Unidade 8 - Maquinas de Estado Finitas
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| Unidade 9 - Projeto Final |
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Unidade 9 - Projeto Final
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Avaliações
Atividade Relâmpago (AR)
As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.
Avaliação A1
- Conteúdo avaliado serão as unidades 2 a 4
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
Avaliação A2
- Conteúdo avaliado serão as unidades 5 a 7
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
Recuperação R12
- Conteúdo avaliado será as unidades 2 a 7
- Data da avaliação (XX/XX/2018) - Local: LabReCom.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
Projeto Final (PF)
- O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3)
Atividades Extraclasse (AE)
- Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle.
Estudos livres sem entrega de documentação (EL)
- Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.
Referências Bibliográficas: