DLP29006-Engtelecom(2018-1) - Prof. Marcos Moecke

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

Registro on-line das aulas

Unidade 1 - Introdução

Unidade 1 - Inicialização

Aula 1 (16 fev)

Apresentação da disciplina
Autoinscrição na Plataforma Moodle de DLP29006 (engtelecom)

Introdução aos dispositivos lógicos programáveis:

Conceito, tipos de PLDs

SPLD: PAL, PLA e GAL
CPLDs

Exemplos de PLDs

Figura 1.1 - Macrobloco do PLD EP300 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html

Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf

Figura 1.3 - Architetura do PLD EP1800 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf

Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf FONTE:

Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html

Preços

ALTERA, ARROW,Digikey

Fabricantes de DLPs/FPGAs e familias de DLPs atuais.

ALTERA - Stratix, Arria, Cyclone, Max
Xilinx - Virtex, Kintex, Artix, Zynq (SoC)
Microsemi - Igloo
Lattice - ECP, iCE, Mach

Ler In the beginning - ALTERA
Ler ALTERA history

Aula 2 (19 fev)

Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O
Vizualização no Chip Planner de um projeto. (importante todos alunos terem acesso a IFSC-CLOUD

Conhecendo os dispositivos lógicos programáveis

Ver pag. 413 a 431 de ^[1]

Ver pag. 495 a 501 de de ^[2]

Aula 3 (21 fev)

Historia, processo de produção dos chips.

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Aula 4 e 5 (26 e 28 fev)

Introdução ao VHDL e ambiente EDA - QUARTUS
Estrutura do código VHDL

Declaração das bibliotecas e pacotes LIBRARY / PACKAGE

library library_name; use library_name.package)name.all;

ENTITY

entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name];

ARCHITECTURE

architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name];

Exemplo - Declaração de uma porta NAND em VHDL

library std;
use std.standard.all;

entity nand_gate is
	port (a, b: in bit; x: out bit);
end entity;

architecture nome_arch of nand_gate is
begin
	x <= a nand b;
end architecture;

Exemplo 2.2 (VHDL) - programação de um flip-flop

 -- Declaração das bibliotecas e pacotes
 LIBRARY ieee;
 USE ieee.std_logic_1164.all;

 -- Especificação de todas as entradas e saídas do circuito
 ENTITY flip_flop IS
  PORT (d, clk, rst: IN STD_LOGIC;
   q: OUT STD_LOGIC);
 END;
  
 -- Descrição de como o circuito deve funcionar
 ARCHITECTURE flip_flop OF flip_flop IS
 BEGIN
  PROCESS (clk, rst)
  BEGIN
   IF (rst='1') THEN
    q <= '0';
   ELSIF (clk'EVENT AND clk='1') THEN
    q <= d;
   END IF;
  END PROCESS;
 END;

Após a criação do projeto em VHDL utilizando a descrição de hardware acima, compile o código VHDL.
Use o RTL Viewer para ver a descrição RTL do circuito.

Figura 2.2 - Código RTL do Exemplo 2.2

Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8)

Figura 2.3 - Technology Map do Exemplo 2.2

Abra o Chip Planner e observe no Node Properties como esse circuito é conectado dentro do dispositivo FPGA selecionado

Figura 2.4 - Chip Planner do Exemplo 2.2

Uso das bibliotecas no VHDL.

Library std

O Package standard: é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift.

O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação.

Como declarar e usar os pacotes da biblioteca std.

Note que esses pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008.

-- NAO É NECESSARIO DECLARAR
library std;
use std.standard.all;
use std.textio.all;

Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD?

ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std

Library ieee

O Package std_logic_1164 define os tipos de dados STD_ULOGIC e STD_LOGIC.

O Package numeric_std define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base.

O Package numeric_bit define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base.

O Package numeric_std_unsigned introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal.

O Package numeric_bit_unsigned introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal.

O Package fixed_pkg (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed (SFIXED) e seus operadores.

O Package float_pkg (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores.

Pacotes não padronizados (NÃO UTILIZAR)

O Package std_logic_arith define os tipos de dados SIGNED e UNSIGNED e seus operadores. Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys)

O Package std_logic_unsigned é semelhante ao numeric_std_unsigned. (disponível da Synopsys)

O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys)

Como declarar e usar os pacotes da biblioteca ieee.

library ieee;
-- UTILIZAR ESTES PACOTES
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

-- NAO UTILIZAR ESTES PACOTES
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
use ieee.std_logic_unsigned.all;

Onde estão os arquivos dessa biblioteca na versão Quartus II versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD?

Os pacotes padrão:

ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee

Os pacotes não padrão:

ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic  (Mentor Graphics)
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)

Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II versão 16.0 instalado na IFSC_CLOUD?

ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008

Aula 6 (2 mar)

Introdução ao VHDL e ambienta EDA - QUARTUS
Estrutura do código VHDL

Modifique o circuito do flip-flop para que ele passe a ter 4 flip-flops, e realize as simulações funcional e temporal do circuito.

Figura 2.5 - RTL 4 FF

Figura 2.6 - Simulação Funcional de 4 FF 100ns

Figura 2.7 - Simulação Temporal de 4 FF 100ns

Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças.

IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possivel verificar se o circuito atende as restrições de tempo.

Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequencia do clock esperada através da seguinte linha:

create_clock -name CLK50MHz -period 50MHz [get_ports {*}]

Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador

Realizar as simulações funcional e temporal do circuito

Observar o "Technology Map" e o "RTL" do circuito

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;

 ENTITY registered_comp_add IS
  PORT (clk: IN STD_LOGIC;
   a, b: IN INTEGER RANGE 0 TO 7;
   reg_comp: OUT STD_LOGIC;
   reg_sum: OUT INTEGER RANGE 0 TO 15);
 END;

 ARCHITECTURE circuit OF registered_comp_add IS
  SIGNAL comp: STD_LOGIC;
  SIGNAL sum: INTEGER RANGE 0 TO 15;
 BEGIN
  comp <= '1' WHEN a>b ELSE '0';
  sum <= a + b;
  PROCESS (clk)
  BEGIN
   IF (clk'EVENT AND clk='1') THEN
    reg_comp <= comp;
    reg_sum <= sum;
   END IF;
  END PROCESS;
 END;

Acrescente saídas para o sinal sum e para o sinal comp, de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal.

Figura 2.8 - Código RTL do Exemplo 2.3

ver Tutorial do QSIM - Introduction to Simulation of VHDL Designs da ALTERA.

Ver pag. 3 a 24 de ^[2]

Unidade 3 - Tipos de Dados e Operadores em VHDL

Aula 7 (5 mar)

Tipos de Dados em VHDL.

Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE.
Palavra chave OTHERS

Ver pag. 31 a 35 de ^[2]

Bibliotecas padrão IEEE (std_logic_1164, numeric_std).

ATENÇÃO!!! Não use as bibliotecas que não são padrão (std_logic_arith, std_logic_unsigned, std_logic_signed)

Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER

Código Multiplicador

--LIBRARY ieee;
--USE ieee.numeric_std.all;

ENTITY multiplicador4x4 IS
-- multiplicador usando UNSIGNED
-- PORT (a, b: IN UNSIGNED(3 DOWNTO 0);    -- min(a) = 0; max(a) = 15       <- 4 bits
-- y: OUT UNSIGNED(7 DOWNTO 0));           -- min(a*b) = 0, max(a*b) = 225  -> 8 bits

-- multiplicador usando SIGNED
-- PORT (a, b: IN SIGNED(3 DOWNTO 0);      -- min(a) = -8; max(a) = 7       <- 4 bits 
-- y: OUT SIGNED(7 DOWNTO 0));             -- min(a*b) = -56, max(a*b) = 64 -> 8 bits

-- multiplicador usando INTEGER (positivos)
-- PORT (a, b: IN INTEGER RANGE 0 TO 15;   -- min(a) = 0; max(a) = 15       -> 4 bits
-- y: OUT INTEGER RANGE 0 TO 225);         -- min(a*b) = 0, max(a*b) = 225  -> 8 bits

-- multiplicador usando INTEGER (positivos e negativos)
-- PORT (a, b: IN INTEGER RANGE -8 TO 7;   -- min(a) = -8; max(a) = 7       -> 4 bits
-- y: OUT INTEGER RANGE -56 TO 64);        -- min(a*b) = -56, max(a*b) = 64 -> 8 bits 
END ENTITY;

ARCHITECTURE v1 OF multiplicador4x4 IS
BEGIN
 y <= a * b;
END ARCHITECTURE;

Observar o número de elementos lógicos, bits usados para representar as entradas e saídas.
Observar o código RTL obtido.
Realizar a simulação com entradas UNSIGNED e INTEGER na faixa de valores de 0 até 15, e analisar se o valor da saída está correto.
Realizar a simulação com entradas SIGNED e INTEGER na faixa de valores de -8 até 7, e analisar se o valor da saída está correto.

Ver pag. 39 a 54 de ^[2]

Aula 8 (7 mar)

Tipos de Dados em VHDL.
Classificação dos tipos de dados.

Tipos de dados: BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING, STD_(U)LOGIG, STD_(U)LOGIG_VECTOR

	package standard is
	type boolean is (false,true); 
	type bit is ('0', '1');
	type severity_level is (note, warning, error, failure); 
	type integer is range -2147483647 to 2147483647; 
	type real is range -1.0E308 to 1.0E308; 
	type time is range -2147483648 to 2147483647 
		units 
			fs;
			ps = 1000 fs;
			ns = 1000 ps;
			us = 1000 ns; 
			ms = 1000 us; 
			sec = 1000 ms; 
			min = 60 sec; 
			hr = 60 min; 
		end units;
	subtype natural is integer range 0 to integer'high; 
	subtype positive is integer range 1 to integer'high; 
	type string is array (positive range <>) of character; 
	type bit_vector is array (natural range <>) of bit;

	PACKAGE std_logic_1164 IS
	TYPE std_ulogic IS ( 'U',  -- Uninitialized
                         'X',  -- Forcing  Unknown
                         '0',  -- Forcing  0
                         '1',  -- Forcing  1
                         'Z',  -- High Impedance   
                         'W',  -- Weak     Unknown
                         'L',  -- Weak     0       
                         'H',  -- Weak     1       
                         '-'   -- Don't care
                       );
	TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic;
	SUBTYPE std_logic IS resolved std_ulogic;
	TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic;

Exemplo 3.1 Buffer Tri-state

Importante: O terceiro estado 'Z' só pode ser usado em saídas, e a sua realização nos FPGAs só ocorre nos nós de I/O.

Exemplo 3.2 Circuito com Saida "don't care"

Tipos de dados: SIGNED e UNSIGNED

Exemplo 3.3 Multiplicador (visto anteriormente)

Resumo dos Tipos predefinidos.

Tipo de Dado	Package	Library	Valores	Observações
BOOLEAN	standard	std	TRUE e FALSE	sintetizável
BIT	standard	std	valores '0', '1'	sintetizável
INTEGER	standard	std	números inteiros de 32 bits [de -2^31 até + (2^31 - 1)]	sintetizável
NATURAL	standard	std	números inteiros não negativos [de 0 até + (2^31 - 1)]	sintetizável
POSITIVE	standard	std	números inteiros positivos [de 1 até + (2^31 - 1)]	sintetizável
BOOLEAN_VECTOR	standard (2008)	std	vetor de BOOLEAN	sintetizável
BIT_VECTOR	standard	std	vetor de BIT	sintetizável
INTEGER_VECTOR	standard	std	vetor de INTEGER	sintetizável
REAL	standard	std	números reais [de -1.0E-38 até + 1.0E-38]	simulação
CHARACTER	standard	std	caracteres ASCII
STRING	standard	std	vetor de CHARACTER
STD_LOGIC	std_logic_1164	ieee	valores 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', '-'	sintetizável
STD_LOGIC_VECTOR	std_logic_1164	ieee	vetor de STD_LOGIC	sintetizável
SIGNED	numeric_std	ieee	STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal	sintetizável
UNSIGNED	numeric_std	ieee	STD_LOGIC_VECTOR que aceitam operações aritméticas	sintetizável
SIGNED	numeric_bit	ieee	BIT_VECTOR que aceitam operações aritméticas com sinal	sintetizável
UNSIGNED	numeric_bit	ieee	BIT_VECTOR que aceitam operações aritméticas	sintetizável
SIGNED	std_logic_arith	ieee	STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal	sintetizável (não é padrão)
UNSIGNED	std_logic_arith	ieee	STD_LOGIC_VECTOR que aceitam operações aritméticas	sintetizável (não é padrão)
UFIXED	fixed_pkg + (2008)	ieee	números de ponto fixo sem sinal	sintetizável
SFIXED	fixed_pkg + (2008)	ieee	números de ponto fixo com sinal	sintetizável
FLOAT	float_pkg + (2008)	ieee	Números de ponto flutuante	sintetizável

Aula 9 (12 mar)

Desafio - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. Cada entrada x(n) está alta '1' se a vaga está vazia. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias.

Importante: O don't care não funciona como se espera para uma entrada, por isso, use don't care apenas para saídas.

x = "1----" -- não funciona em VHDL

Se quiser mesmo usar don't care em entradas use a função std_match do pacote numeric_std

std_match(x, "1----") -- funciona em VHDL

Faça a simulação do circuito para ver se está funcionando,

Os alunos foram liberados para assistir uma palestra pelos 30 anos do campus SJE as 14h00.

ATUAL

Aula 10 (14 mar)

Tipos definidos pelo usuário:

Escalares (Inteiros e Enumerados)
Tipos de Array 1D x 1D, 2D , 1D x 1D x 1D, 3D

Exemplos Ex 3.5, Ex 3.6 e Ex 3.7

Ver pag. 51 a 70 de ^[2]

Tipos de dados predefinidos: FIXED e FLOAT (apenas conhecer)
RECORD e SUBTYPE
Uso de ARRAYs em portas
Declaração do TYPE em PACKAGE

Exemplo 3.8: Multiplexador com porta 1D x 1D.

Qualificação de tipos, conversão de tipos (automática, casting e funções de conversão).

Resumo das funções de conversão de tipos (Tabela 3.10) e ver Aritmética com vetores em VDHL

Avaliações

Avaliação A1 - Unidade 2 a 4 (XX/XX/2018) - Local: Lab Redes II.
Avaliação A2 - Unidade 5 a 7 (XX/XX/2018) - Local: Lab Redes II.

As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.

Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2018) - Local: Lab Redes II.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma moodle ou email moecke AT ifsc.edu.br com os arquivos solicitados.

Entrega dos Atividades Extraclasse ao longo do semestre AE0 a AE(N). A entrega, detalhes e prazos de cada AE serão indicados na plataforma Moodle

ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO

Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.

Referências Bibliográficas:

↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
↑ ^2,0 ^2,1 ^2,2 ^2,3 ^2,4 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335

Curso de Engenharia de Telecomunicações

[PEDRONI2010a-1] PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657

[PEDRONI2010b-2] 2,0 ^2,1 ^2,2 ^2,3 ^2,4 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335

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