Mudanças entre as edições de "DLP29006-Engtelecom(2018-1) - Prof. Marcos Moecke"
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<center> Figura 2.4 - Chip Planner do Exemplo 2.2 </center> | <center> Figura 2.4 - Chip Planner do Exemplo 2.2 </center> | ||
| − | :* | + | * Uso das bibliotecas no VHDL. |
| + | :*Library '''std''' | ||
| + | ::O Package '''standard''': é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift. | ||
| + | ::O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação. | ||
| + | :: A biblioteca '''std''' e seus pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008. | ||
| + | :::<syntaxhighlight lang=vhdl> | ||
| + | library std; | ||
| + | use std.standard.all; | ||
| + | use std.textio.all; | ||
| + | </syntaxhighlight> | ||
| + | |||
| + | :*Library '''ieee''' | ||
| + | :: O Package '''std_logic_1164''' define os tipos de dados STD_ULOGIC e STD_LOGIC. | ||
| + | :: O Package '''numeric_std''' define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base. | ||
| + | :: O Package '''numeric_bit''' define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base. | ||
| + | :: O Package '''numeric_std_unsigned''' introduz operadores sobre o tipo STD_LOGIC, considerando os vetores como numeros sem sinal. | ||
| + | 1 Package numeric_bit_unsigned: Also introduced in VHDL 2008, this package is similar to | ||
| + | that above, but operates with the type BIT_VECTOR instead of STD_LOGIC_VECTOR. | ||
| + | 1 Package env: Introduced in VHDL 2008, it includes stop and finish procedures for communication with the simulation environment. | ||
| + | 1 Package fixed_pkg (plus associated packages): Developed by Kodak and introduced in | ||
| + | VHDL 2008, it defines the unsigned and signed fixed-point types UFIXED and SFIXED | ||
| + | and related operators | ||
;Aula 6 (2 mar): | ;Aula 6 (2 mar): | ||
Edição das 17h39min de 1 de março de 2018
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
| Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
|---|
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
library library_name; use library_name.package)name.all;
entity entity_name is
[generic (
cons_name1: const_type const_value;
cons_name2: const_type const_value;
...
cons_nameN: const_type const_value);]
[port (
signal_name1: mode signal_type;
signal_name2: mode signal_type;
...
signal_nameN: mode signal_type);]
[declarative_part]
[begin
statement_part]
end [entity] [entity_name];
architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name];
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
-- Declaração das bibliotecas e pacotes
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Especificação de todas as entradas e saídas do circuito
ENTITY flip_flop IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END;
-- Descrição de como o circuito deve funcionar
ARCHITECTURE flip_flop OF flip_flop IS
BEGIN
PROCESS (clk, rst)
BEGIN
IF (rst='1') THEN
q <= '0';
ELSIF (clk'EVENT AND clk='1') THEN
q <= d;
END IF;
END PROCESS;
END;
1 Package numeric_bit_unsigned: Also introduced in VHDL 2008, this package is similar to that above, but operates with the type BIT_VECTOR instead of STD_LOGIC_VECTOR. 1 Package env: Introduced in VHDL 2008, it includes stop and finish procedures for communication with the simulation environment. 1 Package fixed_pkg (plus associated packages): Developed by Kodak and introduced in VHDL 2008, it defines the unsigned and signed fixed-point types UFIXED and SFIXED and related operators
   Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY registered_comp_add IS
PORT (clk: IN STD_LOGIC;
a, b: IN INTEGER RANGE 0 TO 7;
reg_comp: OUT STD_LOGIC;
reg_sum: OUT INTEGER RANGE 0 TO 15);
END;
ARCHITECTURE circuit OF registered_comp_add IS
SIGNAL comp: STD_LOGIC;
SIGNAL sum: INTEGER RANGE 0 TO 15;
BEGIN
comp <= '1' WHEN a>b ELSE '0';
sum <= a + b;
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
reg_comp <= comp;
reg_sum <= sum;
END IF;
END PROCESS;
END;
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Avaliações
- Avaliação A1 - Unidade 2 a 4 (XX/XX/2018) - Local: Lab Redes II.
- Avaliação A2 - Unidade 5 a 7 (XX/XX/2018) - Local: Lab Redes II.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
- Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2018) - Local: Lab Redes II.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma moodle ou email moecke AT ifsc.edu.br com os arquivos solicitados.
- Entrega dos Atividades Extraclasse ao longo do semestre AE0 a AE(N). A entrega, detalhes e prazos de cada AE serão indicados na plataforma Moodle
ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO
Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.
Referências Bibliográficas: