DLP2-EngTel (página) - 2016-1 (prof. Arliones e Marcos)

Registro on-line das aulas

Unidade 1

Aula 1 (22 Mar) - Arliones

• Apresentação da disciplina

Ver pag. 1 a 22 de

Ver pag. 3 a 48 de

Unidade 2

Aula 2 (24 Mar) - Marcos

• Processo de Síntese do código VDHL

• Limitações dos softwares de EDA: Computabilidade, Complexidade Computacional
• Realização dos operadores VHDL: simplificações para operando constante
• Realização dos tipos de dados: Alta impedância 'Z' -> buffer tri-state; uso de don't care '-'
• Fluxo da síntese (RTL, mapeamento tecnológico (ASIC/FPGA)

Ver pag. 125 a 149 de

Aula 3 (29 Mar) - Marcos

• Processo de Síntese do código VDHL: Analise das temporizações:

• Tempos de propagação, caminho crítico, caminho falso,
• Síntese com restrições temporais,
• Perigos/Armadilhas (Glitches estáticos e dinâmicos, circuitos sensíveis ao atrazo)

Ver pag. 125 a 162 de

Ver também os slides Unidade 2: Processo de Síntese do código VDHL

Unidade 3

Aula 4 (2 Abr SÁBADO) - Marcos

• Eficiência de Circuitos Combinacionais

• Compartilhamento de Operadores (Ex: 7.2.1, 7.2.2, 7.2.3, 7.2.4)
• Compartilhamento de funcionalidades (Ex: L7.1, L7.2, L7.3)
• Análise da área (Elementos Lógicos) x tempo de propagação.

Ver pag. 163 a 173 de

Aula 5 (5 Abr) - Marcos

• Eficiência de Circuitos Combinacionais

• Questões relacionadas com o Leiaute do circuito

• Exemplos de circuitos XOR;
• Exemplos de Deslocador (shifter)
• Exemplos de Multiplicadores

Ver pag. 173 a 211 de

Ver também os slides Unidade 3: Eficiência de Circuitos Combinacionais

Unidade 4

Aula 6 (7 Abr) - Marcos

• Eficiência de Circuitos Sequenciais

• Tipos de Sincronismo em circuitos (globalmente síncronos, localmente síncronos, assíncronos)
• Circuitos síncronos (Modelo, vantagens e tipos)
• Descrição dos elementos básicos de memória (Latch D, Flip Flop D, Registros)
• Projetos síncronos.

Modelo em VHDL de projeto síncrono

-- Declaração das bibliotecas e pacotes a serem utilizados library ieee; use ieee.std_logic_1164.all; entity nome_entidade is -- Declaração dos valores GENERIC generic( ___: Natural := ___; ... ); -- Declaração das portas de entradas e saída port( -- Declaração dos sinais de clock e reset assincrono clk, reset: in std_logic; -- Declaração das demais portas de entradas isoladas e barramentos ___: in std_logic; ___: in std_logic_vector(__ downto 0); ... -- Declaração das portas de saídas isoladas e barramentos ___: out std_logic; ___: out std_logic_vector(__ downto 0); ... ); end entity; architecture nome_architetura of nome_entidade is -- Declaração das entradas e saídas dos registros signal ___reg: std_logic_vector(___ downto 0); signal ___next: std_logic_vector(___ downto 0); -- Declaração dos demais sinais internos ... begin -- Descrição da lógica sequencial registro process(clk,reset) begin if (reset='1') then ___reg <= (others=>'0'); ... elsif (clk'event and clk='1') then ___reg <= ___next; ... end if; end process; -- Descrição da lógica combinacional de próximo estado ... ... -- Descrição da lógica combinacional dos circuitos de saída ... ... end architecture;

• Exemplo de FF D com enable;
• Exemplo de FF T;
• Exemplos de registrador de deslocamento;
• Exemplos de contadores;

Ver pag. 213 a 239 de

Aula 7 (12 Abr) - Marcos

• Eficiência de Circuitos Sequenciais

• Analise Temporal

• Violação do tempo de Setup; Frequencia máxima do clock;
• Temporização relacionadas as saídas.

• Porque não usar VARIABLE em circuitos sequenciais.

Ver pag. 239 a 255 de

Ver também os slides Unidade 4: Eficiência de Circuitos Sequenciais

Aula 8 (19 Abr) - Marcos

• Eficiência de Circuitos Sequenciais

• Praticas deficientes de projeto e soluções:

• Mal uso do RESET assincrono => Use CLEAR sincrono;

  --Em um contador de 0 a 9
  r_next <= (others => '0') when r_reg = 9 else r_reg + 1;

• Mal uso de portas no CLOCK => Use o ENABLE do FF;

  --Em um contador
  r_next <= r_reg + 1 when ena = '1' else r_reg;

• Mal uso de CLOCK derivados => Use o ENABLE para habilitar o CLOCK;

• Contadores

• Contador Gray
• Contador em Anel
• Contador Binário
• Contador Decimal
• LFSR (Linear Feedback Shift Register) [1]

Aula 9 (26 Abr) - Marcos

• ???

Unidade 5

Aula 10 (3 Mai) - Arliones

• Laboratório: Processadores Embarcados (SoC) - Hardware

• Roteiro Básico de integração do Nios2

Aula 11 (5 Mai) - Arliones

• Laboratório: Processadores Embarcados (SoC) - Software

• Desenvolvimento de Software para o Nios2

Aula 12 (10 Mai) - Arliones

• Laboratório: Processadores Embarcados (SoC) - Software e Hardware

• Modificações no Nios2

Aula 13 (17 Mai) - Arliones

• Laboratório: Processadores Embarcados (SoC) - SignalTap

• Configuração e uso do Signal Tap

Unidade 6

Aula 14 (19 Mai) - Arliones

• Eficiência de Máquinas de Estados: Introdução

• Visão Geral
• Representação gráfica
• Timing e desempenho
• Máquinas Moore e Mealy

Aula 15 (21 Mai - sábado) - Arliones

• Eficiência de Máquinas de Estados: Moore vs Mealy - SignalTap

• Análise de saídas Moore e Mealy na prática com SignalTap

Aula 16 (24 Mai) - Arliones

• Eficiência de Máquinas de Estados: Codificação em VHDL

• Descrição VHDL de máquina de estados
• Técnicas de codificação em 4 e 2 segmentos
• Problemas comuns na codificação / exemplo de codificação errada em 1 segmento

Aula 17 (31 Mai) - Arliones

• Eficiência de Máquinas de Estados: Otimizações e exemplos

• Atribuição de estados
• Buffer de saídas Moore
• Exemplos de máquinas de estados

Aula 18 a 19 (2 a 7 Jun) - Arliones

Unidade 7

Aula 20 a 23 (14 a 28 Jun)

• Register Transfer Methodology

Unidade 8

Aula 24 a 27 (30 jun a 14 Jul)

• Projeto Hierárquico e Parametrizado

Ver pag. 473 a 498 de

Aula 28 (19 Jul)

• Integração NIOS + FIFO + UART

Aula 29 (26 Jul)

• Projeto Final - Entrega documentação.