Mudanças entre as edições de "DLP2-EngTel (Plano de Ensino)"

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:Ao concluir a disciplina os alunos deverão ser capazes de projetar e desenvolver, de modo sistemático, sistemas digitais complexos com as seguintes características:
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:* Projetos desenvolvidos para geração de RTL eficiente;
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:* Projetos integráveis a grandes sistemas;
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:* Projetos portáveis, independentes de dispositivos, dependente de software, e reusáveis;
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:* Projetos configuráveis e parametrizáveis;
  
 
;Ementa
 
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:Implementação de módulos de hardware em FPGA, reconfiguração de FPGA, processadores embarcados em FPGA, projetos avançados de sistemas utilizando FPGA
 
:Implementação de módulos de hardware em FPGA, reconfiguração de FPGA, processadores embarcados em FPGA, projetos avançados de sistemas utilizando FPGA
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;Objetivos
 
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:Ao final do curso os alunos deverão ser capazes de projetar e desenvolver, de modo sistemático, sistemas digitais complexos com as seguintes características:
 
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* Projetos desenvolvidos para geração de RTL eficiente;
 
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* Projetos integráveis a grandes sistemas;
 
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* Projetos portáveis, independentes de dispositivos, dependente de software, e reusáveis;
 
  
 
;Conteúdo Programático
 
;Conteúdo Programático
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:1.Introdução, gerenciamento de complexidade e visão geral do projeto de sistemas digitais complexos (2h). <br>2.Projeto de circuitos combinacionais eficientes (6h). <br>3.Projeto de circuitos sequenciais eficientes (6h). <br>4.Projeto de circuitos baseados em máquina de estados eficientes (4h). <br>5.Register Transfer Methodology (10h). <br>6.Projeto hierárquico e parametrizado (8h). <br> 7.Clock e sincronização (6h) <br>8.Desenvolvimento de projetos integrados com processador (10h) <br> Avaliações (2h).
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# Introdução a Sistemas digitais avançados (6h): Gerenciamento de complexidade; Visão geral do projeto de sistemas digitais complexos; Processo de síntese de código VHDL.
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# Projeto de circuitos combinacionais eficientes (6h): Compartilhamento de operadores e funcionalidades; Otimização de leiaute.
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# Projeto de circuitos sequenciais eficientes (8h): Tipos de sincronismo de circuitos; Circuitos sequenciais síncronos; Projetos síncronos; Boas práticas em projetos sequenciais; Contadores; Registradores;
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# Máquinas de estados finitos - MEF (6h): Representação; Análise temporal e desempenho; Tipos Moore vs Mealy; Descrição em VHDL; Otimizações.
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# Register Transfer Methodology (8h): Visão geral da metodologia; Máquinas de estados finitos com fluxo de dados (MEFD); Análise temporal, desempenho, e síntese de MEFD.
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# Projeto hierárquico e parametrizado (8h): Uso de declaração e especificação de configuração; Forma de especificação de parâmetros; uso de IF GENERATE; Particionamento;
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# Processadores embarcados e depuração em FPGA (12h): Configuração e geração de processadores; Desenvolvimento de software embarcado; Integração de processadores com lógica externa; Depuração via analisador lógico embarcado.
  
 
;Estratégias de ensino utilizadas
 
;Estratégias de ensino utilizadas
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:Aulas expositivas e dialogadas com o uso de lousa e projetor multimídia; roteiros de atividades em laboratório para aquisição de habilidades básicas; projetos baseados no conteúdo programático para verificar aplicação dos conceitos abordados; projeto final integrando conhecimentos adquiridos durante o curso.
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:* Aulas expositivas e dialogadas síncronas via a internet;
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:* Videoaulas assíncronas com atividades para fixação do conteúdo;
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:* Roteiros de atividades de simulação e análise com tutoria assíncrona;
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:* Projetos baseados no conteúdo programático para verificar aplicação dos conceitos abordados.
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; Instrumentos e Critérios de avaliação
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Instrumentos:
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# AA: Atividades de acompanhamento
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# AG: Atividades de grupo
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# PJ: Projeto final  
  
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;Critérios e instrumentos de avaliação
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Critérios:
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*Avaliação 1: prova teórica envolvendo os tópicos 1 a 4 do conteúdo programático;
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*O Resultado Final (RF) será calculado da seguinte forma: RF = AA*2 + AG*4 + PJ*4
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*Avaliação 2: conjunto de 3 trabalhos práticos de implementação desenvolvidos ao longo dos conteúdos programáticos 5, 6 e 7;
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* Para cada avaliação será atribuído um valor entre 0 e 10 e para o RF entre 1 e 10.
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*Avaliação 3: projeto final envolvendo o uso de um processador embarcado em FPGA e a aplicação dos conhecimentos adquiridos durante o curso.
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*Critério de aprovação: o aluno deverá obter ao menos '''C''' em cada uma das avaliações.
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* Valores não inteiros obtidos na média do RF serão arredondados:
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*Conceito final: média aritmética dos três conceitos, obedecendo a seguinte correlação: A=4, B=3, C=2, com arredondamento dependente do desempenho do aluno constatado pelo professor observando critérios de assiduidade, participação nas discussões e pontualidade na entrega dos trabalhos.
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:a) para baixo se a parte fracionária for menor que 0,4.  
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*Mecanismo de recuperação
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:b) para cima se a parte fracionária for maior que 0,6.
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** Prova: será oferecida uma prova de recuperação da avaliação 1 ao final do semestre. O novo conceito substitui o anterior.
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:c) de acordo com a avaliação subjetiva e frequência do aluno se a parte fracionária estiver entre 0,4 e 0,6.
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** A recuperação dos conceitos dos trabalhos se dará pela prorrogação do prazo de entrega. Alunos apresentando projetos no prazo terão conceito máximo '''A'''. Entregas com uma semana de atraso ou uma segunda tentativa de defesa do aluno terão conceito máximo '''B'''. Entregas com duas semanas de atraso ou uma terceira tentativa de defesa do aluno terão conceito máximo '''C'''. Projetos com mais de duas semanas de atraso não serão aceitos, implicando em conceito '''D''' e a consequente reprovação do aluno.
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* O resultado final mínimo para aprovação é 6 (seis), devendo o aluno ter os conceitos superiores ou iguais a 6 na AG e PJ.
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-->
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* A frequência será avaliada pelos encontros síncronos e pelas entregas das atividades no prazo. Mais de um mês sem presença ou entregas (sem justificativa prévia) será considerado abandono da disciplina.
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<!-- :* Ao aluno que tiver frequência inferior a 75% na disciplina será atribuído nota 0 no conceito final. -->
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* As AG são realizadas ao longo do semestre. Para cada atividade o aluno/equipe que não entregá-la no prazo preestabelecido, poderá entregar a atividade com desconto de 1 ponto por dia de atraso. Sendo permitido 7 dias de atraso no máximo.
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* Não há tempo hábil para realizar recuperação do PJ.
  
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=Bibliografia=
 
;Bibliografia Básica:
 
;Bibliografia Básica:
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# James W. Bignell e Robert Donovan '''Eletrônica Digital'''; 5ª ed. São Paulo:Cengage Learning, 2010. 672p.  ISBN  9788522107452
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#D'amore, Roberto '''VHDL - Descrição e Síntese de Circuitos Digitais'''; 2a ed. [S.l]:LTC, 2012. 259p. ISBN 9788521620549.
−
# D'amore, Roberto '''VHDL - Descrição e Síntese de Circuitos Digitais'''; 2ª ed. [S.l]:LTC, 2012. 259p. ISBN 9788521620549
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#James W. Bignell e Robert Donovan '''Eletrônica Digital'''; 5a ed. São Paulo:Cengage Learning, 2010. 672p. ISBN 9788522107452.
−
# Pong P. Chu '''RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability'''; 1ª ed. [S.l]:Wiley-IEEE Press, 2006. 694p. ISBN 9780471720928
+
#Pong P. Chu '''RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability'''; 1a ed. [S.l]:Wiley-IEEE Press, 2006. 694p. ISBN 9780471720928.
  
 
;Bibliografia Complementar:
 
;Bibliografia Complementar:
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#DESCHAMPS, Jean-Pierre; BIOUL, Gery J.A.; SUTTER, Gustavo D. '''Synthesis of Arithmetic Circuits: FPGA, ASIC and Embedded Systems'''; ed. [S.l]:Wiley-Interscience, 2006. 808p. ISBN 9780471687832.
 +
#IDOETA, Ivan Valeije; CAPUANO, Francisco Gabriel '''Elementos de eletrônica digital'''; 35a ed. São Paulo:Érica, 2003. 524p. ISBN 8571940193.
 +
#KILTS, Steve '''Advanced FPGA Design: Architecture, Implementation, and Optimization'''; 1a ed. [S.l]:Wiley-IEEE, 2007. 352p. ISBN 9780470054376.
 +
#PEDRONI, Volnei A '''Finite State Machines in Hardware'''; 1a ed. [S.l]:The MIT Press, 2013. p. ISBN 9780262019668.
 +
#SASS, Ronald; SCHMIDT,Andrew G. '''Embedded Systems Design with Platform FPGAs: Principles and Practices.'''; 1a ed. [S.l]:Morgan Kaufmann, 2010. 464p. ISBN 9780123743336.
 +
 +
;Bibliografia Adicional:
 
# NAVABI, Zainalabedin '''Embedded Core Design with FPGAs'''; 1ª ed. [S.l]:McGraw-Hill, 2006. 433p.  ISBN  9780071474818
 
# NAVABI, Zainalabedin '''Embedded Core Design with FPGAs'''; 1ª ed. [S.l]:McGraw-Hill, 2006. 433p.  ISBN  9780071474818
−
# SASS, Ronald; SCHMIDT,Andrew G. '''Embedded Systems Design with Platform FPGAs: Principles and Practices.'''; 1ª ed. [S.l]:Morgan Kaufmann, 2010. 464p.  ISBN  9780123743336
+
 
−
# KILTS, Steve '''Advanced FPGA Design: Architecture, Implementation, and Optimization'''; 1ª ed. [S.l]:Wiley-IEEE, 2007. 352p.  ISBN  9780470054376
 
−
# Volnei A. Pedroni '''Finite State Machines in Hardware'''; 1ª ed. [S.l]:The MIT Press, 2013. p.  ISBN  9780262019668
 
  
 
=ANEXOS=
 
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Edição atual tal como às 00h17min de 6 de novembro de 2020

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MINISTÉRIO DA EDUCAÇÃO
SECRETARIA DE EDUCAÇÃO PROFISSIONAL E TECNOLÓGICA
INSTITUTO FEDERAL DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DE SANTA CATARINA
CAMPUS SÃO JOSÉ
Curso de Engenharia de Telecomunicações

Plano de Ensino 2020-2

Dados gerais
COMPONENTE CURRICULAR: DLP2 - DISPOSITIVOS LÓGICOS PROGRAMÁVEIS II
UCs vizinhas
CARGA HORÁRIA: 3 HORAS/SEMANA 54 HORAS. TEÓRICA = 18 HORAS. LABORATÓRIO = 36 HORAS
PRÉ REQUISITOS: DLP1, MIC
DISCIPLINAS SUCESSORAS: PJI3
MÓDULO ESPECIALIZANTE
Objetivos
Ao concluir a disciplina os alunos deverão ser capazes de projetar e desenvolver, de modo sistemático, sistemas digitais complexos com as seguintes características:
  • Projetos desenvolvidos para geração de RTL eficiente;
  • Projetos integráveis a grandes sistemas;
  • Projetos portáveis, independentes de dispositivos, dependente de software, e reusáveis;
  • Projetos configuráveis e parametrizáveis;
Ementa
Implementação de módulos de hardware em FPGA, reconfiguração de FPGA, processadores embarcados em FPGA, projetos avançados de sistemas utilizando FPGA
Conteúdo Programático
  1. Introdução a Sistemas digitais avançados (6h): Gerenciamento de complexidade; Visão geral do projeto de sistemas digitais complexos; Processo de síntese de código VHDL.
  2. Projeto de circuitos combinacionais eficientes (6h): Compartilhamento de operadores e funcionalidades; Otimização de leiaute.
  3. Projeto de circuitos sequenciais eficientes (8h): Tipos de sincronismo de circuitos; Circuitos sequenciais síncronos; Projetos síncronos; Boas práticas em projetos sequenciais; Contadores; Registradores;
  4. Máquinas de estados finitos - MEF (6h): Representação; Análise temporal e desempenho; Tipos Moore vs Mealy; Descrição em VHDL; Otimizações.
  5. Register Transfer Methodology (8h): Visão geral da metodologia; Máquinas de estados finitos com fluxo de dados (MEFD); Análise temporal, desempenho, e síntese de MEFD.
  6. Projeto hierárquico e parametrizado (8h): Uso de declaração e especificação de configuração; Forma de especificação de parâmetros; uso de IF GENERATE; Particionamento;
  7. Processadores embarcados e depuração em FPGA (12h): Configuração e geração de processadores; Desenvolvimento de software embarcado; Integração de processadores com lógica externa; Depuração via analisador lógico embarcado.
Estratégias de ensino utilizadas
  • Aulas expositivas e dialogadas síncronas via a internet;
  • Videoaulas assíncronas com atividades para fixação do conteúdo;
  • Roteiros de atividades de simulação e análise com tutoria assíncrona;
  • Projetos baseados no conteúdo programático para verificar aplicação dos conceitos abordados.
Instrumentos e Critérios de avaliação

Instrumentos:

  1. AA: Atividades de acompanhamento
  2. AG: Atividades de grupo
  3. PJ: Projeto final

Critérios:

  • O Resultado Final (RF) será calculado da seguinte forma: RF = AA*2 + AG*4 + PJ*4
  • Para cada avaliação será atribuído um valor entre 0 e 10 e para o RF entre 1 e 10.
  • A frequência será avaliada pelos encontros síncronos e pelas entregas das atividades no prazo. Mais de um mês sem presença ou entregas (sem justificativa prévia) será considerado abandono da disciplina.
  • As AG são realizadas ao longo do semestre. Para cada atividade o aluno/equipe que não entregá-la no prazo preestabelecido, poderá entregar a atividade com desconto de 1 ponto por dia de atraso. Sendo permitido 7 dias de atraso no máximo.
  • Não há tempo hábil para realizar recuperação do PJ.

Bibliografia

Bibliografia Básica
  1. D'amore, Roberto VHDL - Descrição e Síntese de Circuitos Digitais; 2a ed. [S.l]:LTC, 2012. 259p. ISBN 9788521620549.
  2. James W. Bignell e Robert Donovan Eletrônica Digital; 5a ed. São Paulo:Cengage Learning, 2010. 672p. ISBN 9788522107452.
  3. Pong P. Chu RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability; 1a ed. [S.l]:Wiley-IEEE Press, 2006. 694p. ISBN 9780471720928.
Bibliografia Complementar
  1. DESCHAMPS, Jean-Pierre; BIOUL, Gery J.A.; SUTTER, Gustavo D. Synthesis of Arithmetic Circuits: FPGA, ASIC and Embedded Systems; ed. [S.l]:Wiley-Interscience, 2006. 808p. ISBN 9780471687832.
  2. IDOETA, Ivan Valeije; CAPUANO, Francisco Gabriel Elementos de eletrônica digital; 35a ed. São Paulo:Érica, 2003. 524p. ISBN 8571940193.
  3. KILTS, Steve Advanced FPGA Design: Architecture, Implementation, and Optimization; 1a ed. [S.l]:Wiley-IEEE, 2007. 352p. ISBN 9780470054376.
  4. PEDRONI, Volnei A Finite State Machines in Hardware; 1a ed. [S.l]:The MIT Press, 2013. p. ISBN 9780262019668.
  5. SASS, Ronald; SCHMIDT,Andrew G. Embedded Systems Design with Platform FPGAs: Principles and Practices.; 1a ed. [S.l]:Morgan Kaufmann, 2010. 464p. ISBN 9780123743336.
Bibliografia Adicional
  1. NAVABI, Zainalabedin Embedded Core Design with FPGAs; 1ª ed. [S.l]:McGraw-Hill, 2006. 433p. ISBN 9780071474818


ANEXOS

Cronograma de atividades
Horário de Aula e Atendimento Paralelo


Curso de Engenharia de Telecomunicações

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