Mudanças entre as edições de "DLP1-EngTel (página)"

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{{DivulgueEngtelecom}}
 
{{DivulgueEngtelecom}}
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==Informações Gerais==
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*Link curto http://bit.ly/IFSC-DLP29006
 
*[[DLP1-EngTel|Carga horária, Ementas, Bibliografia, Professores]]
 
*[[DLP1-EngTel|Carga horária, Ementas, Bibliografia, Professores]]
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*[[Cronograma de atividades (DLP1-EngTel) | Cronograma de atividades ]]
 
 
*[[DLP1-EngTel (Plano de Ensino) | Plano de Ensino]]
 
*[[DLP1-EngTel (Plano de Ensino) | Plano de Ensino]]
 +
== Avisos importantes==
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*A documentação das aulas será disponibilizada na página da [[DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke | '''Wiki diária da disciplina'''.]].
  
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==Registro on-line das aulas==
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* Nesta página wiki, você tem orientações para uso de ferramentas e também links que auxiliam no estudo da disciplina. Visite os links sempre que solicitado e lei essa página para lembrar futuramente onde estão as informações que necessita.
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;Aula 1 (5 fev):
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*[[DLP1-EngTel (Plano de Ensino) | Apresentação da disciplina]]
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==Instalação da VM com Quartus e Modelsim em seu computador==
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#Dispositivos lógicos programáveis.
 
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#Bases da linguagem VHDL.
 
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#Tipos de dados, libraries, conversão de tipos, operadores, atributos.
 
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#Código VHDL concorrente e sequencial.
 
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#Projeto hierárquico.
 
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#Simulação e Testbench
 
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#Maquina de estado finita (FSM).
 
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#Projeto Final de circuitos lógicos.
 
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#Avaliações.
 
  
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*Introdução aos dispositivos lógicos programáveis:
+
Para importar a VM para o seu computador e configurar ela para acessar a licença do IFSC veja a página [[Teste de VM para uso pelos alunos no ensino remoto#VM Quartus e Modelsim | Instalação da VM com Quartus e Modelsim]]
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:* Conceito, tipos de PLDs
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:* SPLD: PAL, PLA e GAL
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::Ver pag. 413 a 418 de <ref name="PEDRONI2010a"> PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 </ref>
+
==Instalar o Quartus II e Modelsim em seu computador==
 +
A princípio não será necessário que vocês instalem o Quartus II diretamente em suas maquinas, pois podem utilizar a nuvem do IFSC ou então instalar a VM acima. Mesmo assim se alguém preferir instalar o Quartus recomendo que instalem a versão Quartus II Web Edition.
  
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;Aula 2 (6 fev):
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Apesar de existirem versões mais novas usem a versão mais leve 13.1. (https://fpgasoftware.intel.com/13.1/?edition=web).  Será necessário apenas baixar e instalar os seguintes arquivos:  
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*Introdução aos dispositivos lógicos programáveis:
+
* Quartus II Software (includes Nios II EDS)  Size: 1.5 GB MD5: 672AD34728F7173AC8AECFB2C7A10484
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:* CPLDs e FPGAs
+
* ModelSim-Altera Edition (includes Starter Edition) Size: 817.7 MB MD5: 45FEA341405603F5CF5CD1249BF90976
−
:* Fabricantes de DLPs
+
* Cyclone III, Cyclone IV device support (includes all variations) Size: 548.4 MB MD5: 79AB3CEBD5C1E64852970277FF1F2716
−
:* Vizualização no Chip Planner de um projeto.
 
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::Ver pag. 419 a 424 de <ref name="PEDRONI2010a" />
 
  
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;Aula 3 (11 fev)
+
* '''Esse vídeo aqui explica os passos do download [https://www.youtube.com/watch?v=4GgZ850h9Lg&feature=youtu.be&t=58 Download e instalação do Quartus Web Edition]
−
*Introdução aos dispositivos lógicos programáveis:
+
'''
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:* Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O
+
-->
−
:* Vizualização no Chip Planner de um projeto.
 
−
::Ver pag. 424 a 431 de <ref name="PEDRONI2010a" />
 
  
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;Aula 4 (12 fev):
+
==Recursos de Laboratório==
−
*Introdução ao VHDL.
+
Nos laboratórios do IFSC, os softwares '''Quartus''' e '''Modelsim''' estão disponíveis diretamente na plataforma LINUX. O laboratório também dispõe de diversos kits FPGA que podem ser programados para testar os sistemas implementados.
−
:*Exemplo de programação de um full adder.  Utilize os arquivos .qar enviados (V1 - estrutural.  V2 - comportamental) para analisar os circuitos obtidos e realizar as simulações funcional e temporal.
 
−
::Ver pag. 3 a 8 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN  9780262014335 </ref>
 
  
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;Aula 5 (13 fev):
+
==Acesso a Nuvem do IFSC==
−
*Introdução ao VHDL.
+
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD (nuvem.sj.ifsc.edu.br). A forma mais eficiente de acesso a nuvem de fora do IFSC é através do Cliente X2GO, mas dentro da rede do IFSC o acesso pelo ssh também tem boa usabilidade.  Veja detalhes em [[Acesso ao IFSC-CLOUD (NUVEM)]].
−
:* Estrutura do código VHDL
 
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:* Libraries, Entity, Architecture
 
  
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;Aula 6 (19 fev):
+
Para para utilizar o Quartus/Modelsim/QSIM através da Nuvem do IFSC, siga o procedimento de '''[[Acesso_ao_IFSC-CLOUD_(NUVEM)#Procedimento_para_uso_da_nuvem.sj.ifsc.edu.br | configuração do X2Go]]'''.  '''Nota:''' O desempenho do Modelsim pode ficar ruim quando acesso da rede externa ao IFSC.
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*Introdução ao VHDL.
 
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:* Estrutura do código VHDL
 
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:* Exercicios 2.2 (VHDL e QSIM)
 
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:* Exemplo de programação de um flip-flop
 
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:* Exercicios 2.3 (VHDL e QSIM)
 
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::Ver pag. 3 a 8 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p.  ISBN  9780262014335 </ref>
 
  
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;Aula 7 (20 fev):
+
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−
*Introdução ao VHDL.
+
==Modelos para relatório==
−
 
+
Para a geração de documentação/relatórios técnicos/artigos, use como base o modelo ABNTex2 para o padrão do IFSC para monografia que segue as normas da ABNT e do IFSC.
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==Recursos de Laboratório==
+
Recomendo que os alunos da Engenharia de Telecomunicações utilizem esse modelo e o [https://www.overleaf.com Overleafv2], pois além de possibilitar o compartilhamento do documento entre os alunos, reduz o tempo perdido na formação do documento, permitindo que o aluno já aprenda alguma formatação de Latex que será útil na elaboração do TCC.  
−
===Quartus/Modelsim/QSIM===
+
*[https://www.overleaf.com/read/dbjkqgsghfbk Modelo para relatório em LaTex]
−
Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX. Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.
 
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Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD.  Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em [[Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado)]].
 
  
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===Sharelatex===
+
==Links importantes (mais consultados)==
−
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma  [http://200.135.233.26:3000/project Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd  modelo de artigo no padrão ABNT].
 
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*[http://wiki.sj.ifsc.edu.br/images/a/a5/Sst-intro.pdf Aula inicial]
 
−
*[[Introdução aos dispositivos lógicos programáveis]]
 
−
*[[Introdução à tecnologia FPGA ]]
 
−
*[[Introdução a linguagem VHDL]]
 
 
*[[Aritmética com vetores em VDHL]]
 
*[[Aritmética com vetores em VDHL]]
−
*[http://www.vhdl.us/Book_VHDL_2ed_unrestricted/Pedroni_VHDL_2ed_tutorial_ModelSim_10.1d_v2.pdf Tutorial of ModelSim 10.1d]
+
*[[Preparando para gravar o circuito lógico no FPGA]]
−
: Para executar o Modelsim-Altera no Lab de programação abra um terminal e digite:
+
*[[Criação de um acesso remoto ao kit MERCURIO IV]]
−
/opt/altera/13.0/quartus/modelsim_ase/linuxaloem/vsim
+
*[[Dicas de como eliminar o repique das chaves mecânicas]]
−
*[[Códigos VDHL - DLP]]
+
*[[Medição de tempos de propagação em circuitos combinacionais]]
−
*[[Códigos VHDL para uso nas Aulas]]
+
*[[Restringir a frequencia máxima de clock no Quartus II]]
−
*[[Códigos VHDL para uso nas Aulas 2011-1]]
+
*[[Acesso ao IFSC-CLOUD (NUVEM)]]
−
-->
+
*[[Linguagem_.dot#Como_gerar_o_diagrama_de_uma_maquina_de_estados_finita_em_linguagem_dot |Gerar o diagrama de uma maquina de estados finita em linguagem dot]]
 +
*[[Mensagens de Erros e Warnings do Quartus II]]
  
−
==Listas de Exercícios==
+
==Links auxiliares==
−
;Unidade 1:
+
*[[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA.
−
*Fazer uma pesquisa sobre as formas como os PLDs são programados. Fusíveis, antifusíseis, memória PROM, EPROM, EEPROM, Flash, SRAM, etc. Formar equipes de até 2 alunos e apresentar um resumo em 2 a 3 páginas A4.  
+
*[[Palavras reservadas do VHDL]]
−
;PRAZO 20/02:
+
*[http://web.archive.org/web/20160313200350/http://vhdl.org/fphdl/index.html VHDL-2008 Support Library]
 +
*[[Dicas para resolver ERROS de síntese do VHDL no Quartus II]]
 +
*[ftp://ftp.altera.com/up/pub/Altera_Material/13.1/Tutorials/VHDL/ Materiais da ALTERA para Quartus II 13.1]
 +
*[[Modelo para uso em relatórios]]
 +
*[[Configuração e uso do Time Quest Analyser]]
 +
*[[Configuração e uso do Signal Tap]]
 +
*[http://docente.ifsc.edu.br/moecke/PAGES/Dec2C_2.html Calculadora de Complemento de 2]
 +
*[[Como utilizar a matriz de leds do kit Mercurio IV da Macnica]]
 +
*[http://g2384.github.io/work/VHDLformatter.html VHDL Beautifier, Formatter] - para identar automaticamente um código VHDL.
 +
*[https://www.youtube.com/watch?v=08YHxtSI3Bk How to create a State Machine with the Quartus State Machine Wizard]
 +
*[https://trends.google.com.br/trends/explore?date=today%205-y&q=vhdl,verilog Veja qual é a tendencia mundial em relação as linguagens HDL]
 +
*[https://www.intel.com/content/www/us/en/programmable/documentation/spj1513986956763.html Intel Quartus Prime Pro Edition User Guide: Getting Started]
 +
*[https://www.h-schmidt.net/FloatConverter/IEEE754.html  IEEE 754 - Floating point number]
 +
*[https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an447.pdf AN 447: Interfacing Intel® FPGA Devices with 3.3/3.0/2.5 V LVTTL/LVCMOS I/O Systems]
  
−
;Unidade 2:
+
==Livros/Resumos sobre VHDL==
−
* Utilize no Quartus II o arquivo [[media:adders.qar | adders.qar]] para realizar os seguintes procedimentos:
+
*[[Regras de codificação em VHDL]]
−
:P0 - Selecione a família de FPGA Cyclone e selecione o dispositivo EP1C3T100A8
+
*[[Media:VHDL_Handbook-Hardi.pdf | VHDL Handbook]] - Hardi (apenas VHDL’87 e VHDL’93)
−
:P1 - Selecione como Top-Level Entity o arquivo '''adder_4bits.vhd''' e compile esse código [Processing > Start Compilation].
+
*[http://www.synthworks.com/papers/vhdl_math_tricks_mapld_2003.pdf VHDL Math Tricks of the Trade] by Jim Lewis
−
:*Anote o número de Elementos Lógicos (ou ALUTs) utilizados [Compilation Report > Flow Summary].
+
*[[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] - Qualis (r2.1)
−
:*Verifique qual é o maior tempo de propagação entre as entradas a,b e saida sum [Compilation Report > TimeQuest ... > Datasheet Report > Propagation Delay].
+
*[[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]] - Qualis (r2.2)
−
:*Verifique o código RTL gerado [Tools > Netlist Viewers > RTL Viewer]
+
*[http://www.ics.uci.edu/~jmoorkan/vhdlref/ VDHL ref]
−
:*Verifique como o circuito foi sintetizado abrindo o [Chip Planner], e após dar um zoom no Elemento lógico (ou ALUT) utilizado verifique o hardware que foi utilizado com o [Resource Property Editor]
+
*[http://www.vhdl.renerta.com/source/vhd00000.htm VHDL Language Reference Guide]
−
:*Faça a simulação funcional utilizando o arquivo '''tb_adder_4bits.vwf''' no QSIM, e verifique se as somas estão corretas.
+
*[http://www.ics.uci.edu/~jmoorkan/vhdlref/vhdl_golden_reference_guide.pdf VHDL Golden Reference Guide]
−
:P2 - Selecione como Top-Level Entity o arquivo '''adder_ripple_4bits.bdf''' e compile esse código [Processing > Start Compilation].
+
*[http://www.cs.umbc.edu/portal/help/VHDL/stdpkg.html Listagem dos packages]
−
:* Repita os passos do procedimento P1.
+
*[http://www.cs.umbc.edu/portal/help/VHDL/reserved.html Palavras reservadas]
−
:P3 - Troque a familia do FPGA para Stratix III e selecione o dispositivo EP3SE50F484C2 e repita os procedimento P1 e P2 acima.
+
*[http://www.csee.umbc.edu/portal/help/VHDL/attribute.html Atributos predefinidos]
−
:P4 - Análise os resultados obtidos e chegue as suas conclusões. Escreva os resultados em um artigo resumido de 1 a 2  páginas.
+
*[https://blog.ufes.br/sistemasembarcados/files/2015/03/aritmetica-em-vhdl.pdf Aritmética em VHDL]
−
;PRAZO 27/02:
+
*[https://wiki.kip.uni-heidelberg.de/KIPwiki/images/d/d7/VHDL_Language_Reference_Guide_(help_file).pdf VHDL Language Reference Guide]
  
−
{{collapse top | Exemplos de utilização do elemento lógico/ALUT}}
+
==Packages não padronizados de VHDL==
−
*Adder de 4 bits em EP1C3T100A8
+
*[[Std logic arith.vhd]] by Synopsys
−
:[[Arquivo:Adder_4bits_EP1C3T100A8.png| 800 px]]
+
*[http://eda.org/rassp/vhdl/models/standards/std_logic_arith.vhd std_logic_arith.vhd] by Synopsys
 +
*[http://www.pldworld.com/_hdl/1/VHDL_courses/cse518/std_logic_arith_header.vhdl std_logic_arith.vhd] by Mentor Graphics
 +
*[http://www.csee.umbc.edu/portal/help/VHDL/packages/cpureieee/std_logic_arith.vhd std_logic_arith.vhd] by Vinaya
  
−
*Adder de 4 bits em EP3SE50F484C2
+
*[[Std logic unsigned.vdh]] by Synopsys
−
:[[Arquivo:Adder_4bits_EP3SE50F484C2.png | 800 px]]
+
*[http://eda.org/rassp/vhdl/models/standards/std_logic_unsigned.vhd std_logic_unsigned.vhd] by Synopsys
  
−
*Riple Adder de 4bits em EP3SE50F484C2
+
==Quartus II==
−
:[[Arquivo:Riple_Adder_4bits_EP3SE50F484C2.png | 800 px]]
+
*[https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/manual/TclScriptRefMnl.pdf Quartus II Scripting Reference Manual], ver como programar o FPGA sem interface gráfica com quartus_pgm
−
{{collapse bottom}}
+
*[[Como instalar o Quartus no Ubuntu 20.04]]
 +
*[https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/qts/archives/quartusii_handbook_archive_131.pdf Quartus II Handbook Version 13.1]
  
−
* Faça o exercício 2.1 <ref name="PEDRONI2010b"/>, completando o código VHDL. Idente o código. Procure entender o código inserindo comentários onde julgar importante. Depois de tudo realizado compile e simule o código. Procure obter '''zero''' erros na primeira complilação.
+
==Simulador Modelsim==
−
{{collapse top | Código VHDL}}
+
*[http://model.com/content/modelsim-pe-simulation-and-debug Site Mentor Graphics] - Software Version 10.0
−
<code>
+
*[http://vk.drlnet.dyndns.org/help/modelsim/infohubs/basic.htm ModelSim InfoHub] - Software Version v10.2c
−
----------------------------------------------------
+
:*[http://www.mentor.com/products/fv/multimedia/overview/modelsim-demo-overview-34d471dc-cb74-400b-be98-5a81213cf45a ModelSim Quick Video Demo] - precisa fazer login na Mentor Graphics.
−
LIBRARY ieee;
+
:*[[Media:modelsim_tut.pdf |ModelSim® Tutorial]] -v10.0d
−
USE _________________________;
+
:*[[Media:modelsim_pe_ref.pdf |ModelSim® Reference Manual]] -v10.0d
−
----------------------------------------------------
+
:*[[Media:modelsim_pe_user.pdf |ModelSim® User’s Manual]] -v10.0d
−
ENTITY mux IS
+
:*[[Media:m_qk_guide.pdf |ModelSim® Quick Guide]] -v10.0d
−
PORT (___, ___: ___ STD_LOGIC_VECTOR(7 DOWNTO 0);
+
:*[[Media:modelsim_se_gui_refv10_2c.pdf |ModelSim® SE GUI Reference Manual]] -v10.2c
−
sel: IN ____________________________;
 
−
___: OUT STD_LOGIC_VECTOR(__ DOWNTO 0));
 
−
END _____;
 
−
----------------------------------------------------
 
−
ARCHITECTURE example OF _____ IS
 
−
BEGIN
 
−
PROCESS (a, b, ____)
 
−
BEGIN
 
−
IF (sel="00") THEN
 
−
x <= "00000000";
 
−
ELSIF (__________) THEN
 
−
x <= a;
 
−
_____ (sel="10") THEN
 
−
x <= __;
 
−
ELSE
 
−
x <= "___________";
 
−
END ___;
 
−
END __________;
 
−
END __________;
 
−
----------------------------------------------------
 
−
</syntaxhighlight>
 
−
{{collapse bottom}}
 
  
−
==Links auxiliares==
+
==Fabricantes de DLPs==
−
*[[Aritmética com vetores em VDHL]]
 
−
*[[Preparando para gravar o circuito lógico no FPGA]]
 
−
 
 
−
===Fabricantes de DLPs===
 
 
*[http://www.altera.com Altera], [https://newwww.altera.com new Altera]
 
*[http://www.altera.com Altera], [https://newwww.altera.com new Altera]
 
*[http://www.xilinx.com Xilinx], [http://www.xilinx.com/products/silicon-devices.html PLDs]
 
*[http://www.xilinx.com Xilinx], [http://www.xilinx.com/products/silicon-devices.html PLDs]
Linha 154: Linha 114:
 
*[http://www.atmel.com/products/other/spld-cpld/default.aspx Atmel]
 
*[http://www.atmel.com/products/other/spld-cpld/default.aspx Atmel]
 
*[http://www.achronix.com/products/speedster22ihd.html Achronix]
 
*[http://www.achronix.com/products/speedster22ihd.html Achronix]
−
*[http://www.tabula.com/index.php Tabula]
+
*[https://en.wikipedia.org/wiki/Tabula_%28company%29 Tabula], [https://www.quora.com/Who-killed-the-FPGA-startup-Tabula-semiconductor Who killed the FPGA startup Tabula semiconductor?]
 
*[http://sourcetech411.com/2013/04/top-fpga-companies-for-2013/ Market share 2013]
 
*[http://sourcetech411.com/2013/04/top-fpga-companies-for-2013/ Market share 2013]
 +
*[http://marketrealist.com/2015/06/intel-keen-alteras-fpga-technology/ INTEL]
 +
 +
==Fabricantes de kits com DLPS==
 +
*[http://www.macnicadhw.com.br/products/mercurion-4-devkit-board MACNICA]
 +
*[http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=163#Category165 TERASIC]
 +
 +
==Leituras recomendadas==
 +
*[http://ntrs.nasa.gov/archive/nasa/casi.ntrs.nasa.gov/20070019291.pdf USE OF FIELD PROGRAMMABLE GATE ARRAY TECHNOLOGY IN FUTURE: SPACE AVIONICS], Roscoe C. Ferguson, Robert Tate, NASA.
 +
*[https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01199-next-generation-fpgas.pdf Expect a Breakthrough Advantage in NextGeneration FPGAs], Stephen Lim, ALTERA.
 +
*[https://www.microsoft.com/en-us/research/wp-content/uploads/2016/02/Catapult_ISCA_2014.pdf A Reconfigurable Fabric for Accelerating Large-Scale Datacenter Services], Microsoft.
  
−
<!--
 
 
===Linguagens de programação de hardware===
 
===Linguagens de programação de hardware===
 
*[http://trends.google.com/trends/explore#q=vhdl,verilog Tendência Google]
 
*[http://trends.google.com/trends/explore#q=vhdl,verilog Tendência Google]
Linha 163: Linha 132:
 
===Softwares utilizados===
 
===Softwares utilizados===
 
*[http://quartushelp.altera.com/14.1/ Quartus II 14.1 Help]
 
*[http://quartushelp.altera.com/14.1/ Quartus II 14.1 Help]
−
 
−
==Uso do simulador Modelsim==
 
−
*[http://model.com/content/modelsim-pe-simulation-and-debug Site Mentor Graphics] - Software Version 10.0
 
−
:*[http://www.mentor.com/products/fv/multimedia/overview/modelsim-demo-overview-34d471dc-cb74-400b-be98-5a81213cf45a Demo]
 
−
:*[[Media:modelsim_tut.pdf |ModelSim® Tutorial]]
 
−
:*[[Media:modelsim_pe_ref.pdf |ModelSim® Reference Manual]]
 
−
:*[[Media:modelsim_pe_user.pdf |ModelSim® User’s Manual]]
 
−
:*[[Media:m_qk_guide.pdf |ModelSim® Quick Guide]]
 
−
 
  
 
==Links auxiliares==
 
==Links auxiliares==
Linha 201: Linha 161:
 
*Motorola
 
*Motorola
 
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices]
 
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices]
−
 
−
 
−
===Referencia para VHDL===
 
−
*[http://www.cs.umbc.edu/portal/help/VHDL/stdpkg.html Standard VHDL Packages]
 
−
*[http://www.cs.umbc.edu/portal/help/VHDL/reserved.html Palavras reservadas]
 
  
 
==Padrões IEEE para o VDHL==
 
==Padrões IEEE para o VDHL==
−
Os padrões IEEE [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/standards.jsp?item=0%20-%2099&sortType=standard_newest&pageNumber=1]estão disponíveis para consulta se você estiver na rede do IFSC. Para a linguagem VHDL consulte os padrões: [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/search/searchresult.jsp?action=search&sortType=&rowsPerPage=&searchField=Search_All&matchBoolean=true&queryText=(%22Standard%20Number%22:1164) 1164],[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/search/searchresult.jsp?action=search&sortType=&rowsPerPage=&searchField=Search_All&matchBoolean=true&queryText=(%22Standard%20Number%22:1076)&refinements=4294967269 1076]
+
Os padrões IEEE [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/standards.jsp?item=0%20-%2099&sortType=standard_newest&pageNumber=1]estão disponíveis para consulta se você estiver na rede do IFSC ou através do '''Periódicos CAPES via CAFE'''. Para a linguagem VHDL consulte os padrões de [https://ieeexplore-ieee-org.ez130.periodicos.capes.gov.br/browse/standards/collection/ieee?queryText=VHDL) VHDL]
−
 
+
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/articleDetails.jsp?arnumber=257627&newsearch=true&queryText=IEEE%20Standard%20Multivalue%20Logic%20System%20for%20VHDL%20Model%20Interoperability%20.LB.Std_logic_1164.RB. IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)]
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*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=257627 IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)]
+
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/articleDetails.jsp?arnumber=5967868&newsearch=true&queryText=IEEE%20Std%201076.1:%20Behavioural%20languages%20%E2%80%93%20Part%201-1:%20VHDL%20language%20reference%20manual IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual]  
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*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=1405848 IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual] [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=5981354 REDLINE]
 
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=5464492 IEEE Std 1076.1: Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=5464492 IEEE Std 1076.1: Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=5752649 IEEE Std 1076.1.1™-2011 - IEEE Standard for VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support], [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=5953447 REDLINE]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=5752649 IEEE Std 1076.1.1™-2011 - IEEE Standard for VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support], [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=5953447 REDLINE]
Linha 218: Linha 171:
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=4384309 IEEE Standard VHDL Analog and Mixed-Signal Extensions]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=4384309 IEEE Standard VHDL Analog and Mixed-Signal Extensions]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=592543 IEEE Standard VHDL Synthesis Packages]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=592543 IEEE Standard VHDL Synthesis Packages]
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*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=1003477 IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual]
+
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=1003477 IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual], ver mais rescentes [IEEE 1076-2008 - IEEE Standard VHDL Language Reference Manual]  e [IEEE 1076-2019 - IEEE Standard for VHDL Language Reference Manual]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=556551  IEEE Std 1076.2-1996:  IEEE Standard VHDL Mathematical Packages]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=556551  IEEE Std 1076.2-1996:  IEEE Standard VHDL Mathematical Packages]
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;Packages da IEEE:
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*[[Std logic 1164.vhd]]
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*[[Numeric std.vhd]]
 
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==Registro Diário e Avaliação Anteriores==
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[https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=188893  2023-1], [https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=186913  2022-2],
 +
[https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=184068  2022-1],
 +
[https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=182146  2021-2],
 +
[[DLP29006-Engtelecom(2021-1) - Prof. Marcos Moecke |  2021-1]],
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[[DLP29006-Engtelecom(2020-2) - Prof. Marcos Moecke |  2020-2]],
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[[DLP29006-Engtelecom(2020-1) - Prof. Marcos Moecke |  2020-1]],
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[[DLP29006-Engtelecom(2019-2) - Prof. Marcos Moecke |  2019-2]],
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[[DLP29006-Engtelecom(2019-1) - Prof. Marcos Moecke |  2019-1]],
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[[DLP29006-Engtelecom(2018-2) - Prof. Marcos Moecke |  2018-2]],
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[[DLP29006-Engtelecom(2018-1) - Prof. Marcos Moecke |  2018-1]],
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[[DLP29006-Engtelecom(2017-2) - Prof. Marcos Moecke |  2017-2]],
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[[DLP29006-Engtelecom(2017-1) - Prof. Marcos Moecke |  2017-1]],
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[[DLP29006-Engtelecom(2016-2) - Prof. Marcos Moecke |  2016-2]],
 +
[[DLP29006-Engtelecom(2016-1) - Prof. Marcos Moecke |  2016-1]],
 +
[[DLP29006-Engtelecom(2015-2) - Prof. Marcos Moecke |  2015-2]],
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[[DLP29006-Engtelecom(2015-1) - Prof. Marcos Moecke |  2015-1]].
  
 
==Referências Bibliográficas:==
 
==Referências Bibliográficas:==

Edição atual tal como às 21h51min de 26 de julho de 2023

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES


Avisos importantes

  • Nesta página wiki, você tem orientações para uso de ferramentas e também links que auxiliam no estudo da disciplina. Visite os links sempre que solicitado e lei essa página para lembrar futuramente onde estão as informações que necessita.

Recursos de Laboratório

Nos laboratórios do IFSC, os softwares Quartus e Modelsim estão disponíveis diretamente na plataforma LINUX. O laboratório também dispõe de diversos kits FPGA que podem ser programados para testar os sistemas implementados.

Acesso a Nuvem do IFSC

Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD (nuvem.sj.ifsc.edu.br). A forma mais eficiente de acesso a nuvem de fora do IFSC é através do Cliente X2GO, mas dentro da rede do IFSC o acesso pelo ssh também tem boa usabilidade. Veja detalhes em Acesso ao IFSC-CLOUD (NUVEM).

Para para utilizar o Quartus/Modelsim/QSIM através da Nuvem do IFSC, siga o procedimento de configuração do X2Go. Nota: O desempenho do Modelsim pode ficar ruim quando acesso da rede externa ao IFSC.


Registro Diário e Avaliação Anteriores

2023-1, 2022-2, 2022-1, 2021-2, 2021-1, 2020-2, 2020-1, 2019-2, 2019-1, 2018-2, 2018-1, 2017-2, 2017-1, 2016-2, 2016-1, 2015-2, 2015-1.

Referências Bibliográficas:



Curso de Engenharia de Telecomunicações

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