Mudanças entre as edições de "DLP1-EngTel (página)"

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*Link curto http://bit.ly/IFSC-DLP29006
 
*Link curto http://bit.ly/IFSC-DLP29006
 
*[[DLP1-EngTel|Carga horária, Ementas, Bibliografia, Professores]]
 
*[[DLP1-EngTel|Carga horária, Ementas, Bibliografia, Professores]]
−
*[[Cronograma de atividades (DLP1-EngTel) | Cronograma de atividades ]]
 
 
*[[DLP1-EngTel (Plano de Ensino) | Plano de Ensino]]
 
*[[DLP1-EngTel (Plano de Ensino) | Plano de Ensino]]
 +
== Avisos importantes==
 +
*A documentação das aulas será disponibilizada na página da [[DLP29006-Engtelecom (Diário) - Prof. Marcos Moecke | '''Wiki diária da disciplina'''.]].
  
−
==Registro on-line das aulas==
+
* Nesta página wiki, você tem orientações para uso de ferramentas e também links que auxiliam no estudo da disciplina.  Visite os links sempre que solicitado e lei essa página para lembrar futuramente onde estão as informações que necessita.
−
===Unidade 1===
+
<!--
−
;Aula 1 (23 Mar):
+
==Instalação da VM com Quartus e Modelsim em seu computador==
−
*[[DLP1-EngTel (Plano de Ensino) | Apresentação da disciplina]]
 
−
#Dispositivos lógicos programáveis.
 
−
#Bases da linguagem VHDL.
 
−
#Tipos de dados, libraries, conversão de tipos, operadores, atributos.
 
−
#Código VHDL concorrente e sequencial.
 
−
#Projeto hierárquico.
 
−
#Simulação e Testbench
 
−
#Maquina de estado finita (FSM).
 
−
#Projeto Final de circuitos lógicos.
 
−
#Avaliações.
 
−
 
 
−
*Introdução aos dispositivos lógicos programáveis:
 
−
:* Conceito, tipos de PLDs
 
−
:* SPLD: PAL, PLA e GAL
 
−
:* CPLDs
 
−
::Ver pag. 413 a 422 de <ref name="PEDRONI2010a"> PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 </ref>
 
−
::Ver pag. 495 a 499 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p.  ISBN  9780262014335 </ref>
 
−
 
 
−
;Aula 2 (28 Mar):
 
−
*Introdução aos dispositivos lógicos programáveis:
 
−
:* Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O
 
−
:* Fabricantes de DLPs
 
−
:* Vizualização no Chip Planner de um projeto. (importante todos alunos terem acesso a [[IFSC-CLOUD]]
 
−
::Ver pag. 419 a 431 de <ref name="PEDRONI2010a" />
 
−
::Ver pag. 499 a 501 de <ref name="PEDRONI2010b" />
 
−
:*[[Conhecendo os dispositivos lógicos programáveis]]
 
−
::Ver pag. 418 a 429 de <ref name="PEDRONI2010a"> PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657 </ref>
 
−
 
 
−
===Unidade 2===
 
−
;Aula 3 e 4 (30-31 Mar) - Introdução ao VHDL e ambienta EDA - QUARTUS
 
−
 
 
−
*Exemplo de programação de um full adder. 
 
−
::Utilize os arquivos [https://owncloud.ifsc.edu.br/index.php/s/FYkGXQSK69JPweb full_adder.qar]
 
−
* Estrutura do código VHDL
 
−
* Libraries, Entity, Architecture
 
−
* Exemplo 2.2 (VHDL) - programação de um flip-flop
 
−
<syntaxhighlight lang=vhdl>
 
−
LIBRARY ieee;
 
−
USE ieee.std_logic_1164.all;
 
−
 
 
−
ENTITY flip_flop IS
 
−
  PORT (d, clk, rst: IN STD_LOGIC;
 
−
  q: OUT STD_LOGIC);
 
−
END;
 
−
 
 
−
ARCHITECTURE flip_flop OF flip_flop IS
 
−
BEGIN
 
−
  PROCESS (clk, rst)
 
−
  BEGIN
 
−
  IF (rst='1') THEN
 
−
    q <= '0';
 
−
  ELSIF (clk'EVENT AND clk='1') THEN
 
−
    q <= d;
 
−
  END IF;
 
−
  END PROCESS;
 
−
END;
 
−
</syntaxhighlight>
 
−
:* Após a [[criação do projeto em VHDL]] utilizando a descrição de hardware acima, [[compile o código VHDL]].
 
−
:* Use o [[RTL Viewer]] para ver a descrição RTL do circuito.
 
−
 
 
−
<center>[[Arquivo:RTL_Ex2_2_Pedronib.png| 400 px]]</center>
 
−
<center> Figura 1 - Código RTL do Exemplo 2.2 </center>
 
−
 
 
−
:* Use o [[Technology Map Viewer]] para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8)
 
−
 
 
−
<center>[[Arquivo:TM_Ex2_2_Pedronib.png| 400 px]]</center>
 
−
<center> Figura 2 - Technology Map do Exemplo 2.2 </center>
 
−
 
 
−
:* Abra o [[Chip Planner]] e observe no [[Node Properties]] como esse circuito é conectado dentro do dispositivo FPGA selecionado
 
−
 
 
−
<center>[[Arquivo:ChipPlanner_Ex2_2_Pedronib.png| 400 px]]</center>
 
−
<center> Figura 3 - Chip Planner do Exemplo 2.2 </center>
 
−
 
 
−
 
 
−
* Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador
 
−
:: Realizar as simulações funcional e temporal do circuito
 
−
:: Observar o "Technology Map" e o "RTL" do circuito
 
−
<syntaxhighlight lang=vhdl>
 
−
LIBRARY ieee;
 
−
USE ieee.std_logic_1164.all;
 
−
 
 
−
ENTITY registered_comp_add IS
 
−
  PORT (clk: IN STD_LOGIC;
 
−
  a, b: IN INTEGER RANGE 0 TO 7;
 
−
  reg_comp: OUT STD_LOGIC;
 
−
  reg_sum: OUT INTEGER RANGE 0 TO 15);
 
−
END;
 
−
 
 
−
ARCHITECTURE circuit OF registered_comp_add IS
 
−
  SIGNAL comp: STD_LOGIC;
 
−
  SIGNAL sum: INTEGER RANGE 0 TO 15;
 
−
BEGIN
 
−
  comp <= '1' WHEN a>b ELSE '0';
 
−
  sum <= a + b;
 
−
  PROCESS (clk)
 
−
  BEGIN
 
−
  IF (clk'EVENT AND clk='1') THEN
 
−
    reg_comp <= comp;
 
−
    reg_sum <= sum;
 
−
  END IF;
 
−
  END PROCESS;
 
−
END;
 
−
</syntaxhighlight>
 
−
:: Acrescente saídas para o sinal '''sum''' e para o sinal '''comp''', de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal.
 
  
−
<center>[[Arquivo:RTL_Ex2_3_Pedronib.png | 400 px]] </center>
+
Para importar a VM para o seu computador e configurar ela para acessar a licença do IFSC veja a página [[Teste de VM para uso pelos alunos no ensino remoto#VM Quartus e Modelsim | Instalação da VM com Quartus e Modelsim]]
−
<center> Figura 4 - Código RTL do Exemplo 2.3 </center>
 
−
 
 
−
::Para conhecer melhor o ambiente do simulador QSIM veja [[Arquivo:Quartus_II_Simulation.pdf | Introduction to Simulation of VHDL Designs]] da ALTERA.
 
−
 
 
−
::Ver pag. 3 a 24 de <ref name="PEDRONI2010b"> PEDRONI, Volnei A. '''Circuit Design and Simulation with VHDL'''; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p.  ISBN  9780262014335 </ref>
 
−
 
 
−
;Aula 5 (4 Abr):
 
−
*Introdução ao VHDL.
 
−
:*Exemplo de decodificador de endereço genérico
 
−
<syntaxhighlight lang=vhdl>
 
−
ENTITY address_decoder IS
 
−
GENERIC (N: NATURAL := 2);
 
−
PORT (
 
−
address: IN NATURAL RANGE 0 TO 2**N-1;
 
−
ena: BIT;
 
−
word_line: OUT BIT_VECTOR(2**N-1 DOWNTO 0));
 
−
END ENTITY;
 
−
 
−
ARCHITECTURE ad_arch1 OF address_decoder IS
 
−
BEGIN
 
−
gen: FOR i IN address'RANGE GENERATE
 
−
word_line(i) <= '1' WHEN ena='0' ELSE
 
−
'0' WHEN i=address ELSE
 
−
'1';
 
−
END GENERATE;
 
−
END ARCHITECTURE;
 
−
 
 
−
ARCHITECTURE ad_arch2 OF address_decoder IS
 
−
signal word_tmp: BIT_VECTOR(2**N-1 DOWNTO 0);
 
−
BEGIN
 
−
word_line <= (others => '1') WHEN ena='0' ELSE word_tmp;
 
−
gen: FOR i IN address'RANGE GENERATE
 
−
word_tmp(i) <= '0' WHEN i=address ELSE '1';
 
−
END GENERATE;
 
−
END ARCHITECTURE;
 
−
 
 
−
CONFIGURATION ad_conf OF address_decoder is
 
−
FOR ad_arch1 END FOR;
 
−
END CONFIGURATION;
 
−
</syntaxhighlight>
 
−
::* Utilize Family = '''Cyclone''' e Device = '''EP1C4F400C6'''
 
−
::* Observe que o uso de um valor GENERIC permite criar diferentes tamanhos de hardware de forma muito simples.
 
−
::* Usando N = 2, verifique o RTL e o TECHNOLOGY MAP obtido para as duas ARCHITECTURES {ad_arch1, ad_arch2}.  A função do CONFIGURATION é definir qual das ARCHITECTURE será associada a ENTITY.
 
−
 
 
−
<center>[[Arquivo:RTL_Ex2_4_Pedronib.png | 400 px]] </center>
 
−
<center> Figura 5 - Código RTL do Exemplo 2.4 (N=2) </center>
 
−
 
 
−
<center>[[Arquivo:TM_Ex2_4_Pedronib.png | 400 px]] </center>
 
−
<center> Figura 6 - Technology Map do Exemplo 2.4 (N=2) </center>
 
−
 
 
−
::* Comente a linha (word_line <= (others => '1') WHEN ena='0' ELSE word_tmp;) e veja o RTL obtido.
 
−
::* Verifique o RTL gerado para os casos de N = 2, 3, 4, 8.  Perceba que o número de pinos necessário cresce exponencialmente com N.  Use o ['''Processing''' > '''Compilation Report'''] e anote o número de '''pinos''' usados, o número de '''elementos lógicos''' e o '''tempo de propagação''' do caminho crítico ('''TimeQuest Timing Analyser''' > '''Datasheet Report''' > '''Propagation Delay''').
 
−
::*Restrinja o tempo de propagação entre entrada(s) e saída(s).  Para isso é necessário acrescentar ao projeto um arquivo .sdc ([http://quartushelp.altera.com/14.0/mergedProjects/reference/glossary/def_sdc.htm Synopsys Design Constraints File]). No exemplo abaixo é inserida um restrição de máximo atraso ([http://quartushelp.altera.com/15.0/mergedProjects/tafs/tafs/tcl_pkg_sdc_ver_1.5_cmd_set_max_delay.htm set_max_delay]) entre todas as portas de entradas para todas as portas de saída de 15 ns. Para inserir esta restrição crie um arquivo sdc1.sdc com o seguinte conteúdo:
 
−
set_max_delay -from [get_ports *] -to [get_ports *]  15
 
−
:::Experimente restringir o tempo máximo atraso em 11ns, 8ns, 6ns e observe o resultado da compilação.  Observe o Chip Planner e também o tempo de propagação.
 
−
::Ver pag. 22 a 30 de <ref name="PEDRONI2010b"/>
 
−
 
 
−
===Unidade 3===
 
−
;Aula  6  (6 Abr):
 
−
*Tipos de Dados em VHDL.
 
−
:*Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE.
 
−
:*Palavra chave OTHERS
 
−
:* Bibliotecas padrão.
 
−
::* '''ATENÇÃO!!! Não use as bibliotecas que não são padrão (''std_logic_arith, std_logic_unsigned, std_logic_signed''''')
 
−
:: Ver pag. 31 a 39 de <ref name="PEDRONI2010b"/>
 
−
 
 
−
;Aula 7  (11 Abr):
 
−
*Tipos de Dados em VHDL.
 
−
:* Classificação dos tipos de dados.
 
−
:* Tipos de dados: BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING, STD_(U)LOGIG, STD_(U)LOGIG_VECTOR
 
−
::* Exemplo 3.1 Buffer Tri-state
 
−
::* Exemplo 3.2 Circuito com Saida "don't care"
 
−
:: Ver pag. 39 a 51 de <ref name="PEDRONI2010b"/>
 
−
 
 
−
;Aula 8  (13 Abr):
 
−
*Tipos de Dados em VHDL.
 
−
:* Tipos de dados: SIGNED e UNSIGNED
 
−
:* Exemplo 3.3 Multiplicador (un)signed
 
−
:* Tipos de dados: FIXED e FLOAT (apenas conhecer)
 
−
:* Resumo dos Tipos predefinidos (Tabela 3.6).
 
−
:* Tipos definidos pelo usuário:
 
−
::* Escalares (Inteiros e Enumerados)
 
−
::* Tipos de Array 1D x 1D, 2D , 1D x 1D x 1D, 3D
 
−
:* RECORD e SUBTYPE
 
−
:* Exemplo 3.8: Multiplexador com porta 1D x 1D.
 
−
:: Ver pag. 51 a 73 de <ref name="PEDRONI2010b"/>
 
−
 
 
−
;Aula 9  (14 Abr):
 
−
*Qualificação de tipos, conversão de tipos (automática, casting e funções de conversão).
 
−
:* Resumo das funções de conversão de tipos (Tabela 3.10) e ver [[Aritmética com vetores em VDHL]]
 
−
:* Exemplo 3.9: Multiplicador com sinal
 
−
<syntaxhighlight lang=vhdl>
 
−
LIBRARY ieee;
 
−
USE ieee.std_logic_1164.all;
 
−
USE ieee.numeric_std.all;
 
−
 
−
ENTITY signed_multiplier IS
 
−
PORT (
 
−
a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
 
−
y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
 
−
);
 
−
END ENTITY;
 
−
 
−
ARCHITECTURE type_conv_arch OF signed_multiplier IS
 
−
BEGIN
 
−
y <= std_LOGIC_VECTOR(SIGNED(a) * SIGNED(b));
 
−
END ARCHITECTURE;
 
−
</syntaxhighlight>
 
−
 
 
−
:* Exercício: 
 
−
::*Implementar em VHDL um circuito que efetue a operação <math>\ y = a^2 + 2*a*b + 5 </math>, utilizando portas do tipo INTEGER para valores de entrada <math>\ a </math> e <math>\ b </math> com sinal e ocupando 4 bits, utilize na saída <math>\ y </math> 8 bits. Determine o número de elementos lógicos e verifique o código RTL obtido.  Compare com os colegas.
 
−
::*Repita o circuito com as mesmas características, utilizando no entanto portas do tipo STD_LOGIC_VECTOR com 4 bits nas entradas e 8 bits na saída.
 
−
::*Faça a simulação funcional do circuito. Teste o circuito no minimo com <math>\ {a = -2, b = 3} => y = -3 </math>, <math>\ {a = 7, b = 6} => y = 138 </math> e <math>\ {a = -8, b = -8} => y = 197 </math>. Note que para valores maiores de entrada <math>\ a </math> e <math>\ b </math> pode ocorrer ''overflow'' devido a limitação do número de bits da saída.
 
−
:: Ver pag. 73 a 78 de <ref name="PEDRONI2010b"/>
 
−
 
 
−
;Aula 10 e 11 (18 e 20 Abr):
 
−
*Operadores em VHDL.
 
−
:* Operadores predefinidos: Atribuição, Lógicos, Aritméticos, Comparação, Deslocamento, Concatenação, "Matching".
 
−
:* Sobrecarga de operadores
 
−
*Atributos em VHDL.
 
−
:* Atributos predefinidos: tipo escalar e enumerados; tipo array; de sinal;
 
−
:* Exemplo 4.2 (Simulação funcional)
 
−
:* Atributos definidos pelo usuário;
 
−
:* Atributos de síntese:
 
−
::* Enum_encoding [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_enum_encoding.htm]
 
−
::* chip_pin [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_chip.htm]
 
−
:: Ver pag. 91 a 108 de <ref name="PEDRONI2010b"/>
 
−
 
 
−
;Aula 12 (25 Abr):
 
−
*Atributos em VHDL.
 
−
:* Atributos de síntese:
 
−
::* keep [http://quartushelp.altera.com/15.0/mergedProjects/hdl/vhdl/vhdl_file_dir_keep.htm]
 
−
:::* Exemplo 4.4: Delay line (Síntese e Simulação temporal sem o com o atributo keep)
 
−
:::* Exemplo 5.8 Gerador de Pulsos estreitos
 
−
::* preserve [http://quartushelp.altera.com/15.0/mergedProjects/logicops/logicops/def_preserve_fanout_free_node.htm]
 
−
::* noprune.
 
−
:::* Exemplo 4.5: Preserve and noprune attributes
 
−
<syntaxhighlight lang=vhdl>
 
−
ENTITY redundant_registers IS
 
−
PORT (
 
−
clk, x: IN BIT;
 
−
y: OUT BIT);
 
−
END ENTITY;
 
−
 
−
ARCHITECTURE arch OF redundant_registers IS
 
−
SIGNAL a, b, c: BIT;
 
−
        -- NORMAL -- 1 LE
 
−
--ATTRIBUTE preserve: BOOLEAN;
 
−
--ATTRIBUTE preserve OF a, b, c: SIGNAL IS TRUE; -- 2 LE
 
−
--ATTRIBUTE noprune: BOOLEAN;
 
−
--ATTRIBUTE noprune OF a, b, c: SIGNAL IS TRUE; --3 LE
 
−
--ATTRIBUTE keep: BOOLEAN;
 
−
--ATTRIBUTE keep of a,b,c: SIGNAL IS TRUE;
 
−
BEGIN
 
−
PROCESS (clk)
 
−
BEGIN
 
−
IF (clk'EVENT AND clk='1') THEN
 
−
a <= x;
 
−
b <= x;
 
−
c <= x;
 
−
END IF;
 
−
END PROCESS;
 
−
y <= a AND b;
 
−
END ARCHITECTURE;
 
−
</syntaxhighlight>
 
−
Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o '''Technology Map''' dos circuitos gerados e verifique a localização dos FFs no '''Chip Planner'''.
 
−
<center> [[Arquivo:Ex4_5_NoAttribute.png | Sem Attribute| 400 px]] <br> '''Fig 12. Technology Map do Circuito sem Attribute'''</center>
 
−
<center> [[Arquivo:Ex4_5_PreserveAttribute.png| Preserve (or Keep) Attribute |400 px]] <br> '''Fig 13. Technology Map do Circuito com Attribute Preserve (or Keep) '''</center>
 
−
<center> [[Arquivo:Ex4_5_NopruneAttribute.png| Noprune Attribute| 400 px]] <br> '''Fig 14. Technology Map do Circuito com Attribute Noprune '''</center>
 
−
 
 
−
 
 
−
:* Group
 
−
:* Alias
 
−
::*Exemplo de uso no pacote numeric_std.vhd
 
−
<syntaxhighlight lang=vhdl>
 
−
  function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is
 
−
    constant L_LEFT: INTEGER := L'LENGTH-1;
 
−
    alias XL: UNSIGNED(L_LEFT downto 0) is L;
 
−
    alias XR: UNSIGNED(L_LEFT downto 0) is R;
 
−
    variable RESULT: UNSIGNED(L_LEFT downto 0);
 
−
    variable CBIT: STD_LOGIC := C;
 
−
  begin
 
−
    for I in 0 to L_LEFT loop
 
−
      RESULT(I) := CBIT xor XL(I) xor XR(I);
 
−
      CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I));
 
−
    end loop;
 
−
    return RESULT;
 
−
  end ADD_UNSIGNED;
 
−
</syntaxhighlight>
 
−
:* Exercício 4.17: Discussão de possibilidades de implementação
 
−
:: Ver pag. 108 a 119, 140 a 142 de <ref name="PEDRONI2010b"/>
 
−
<!--
 
−
;Aula 13 (11 mar):
 
 
-->
 
-->
−
 
−
*Tempo livre para implementar/testar o [EL3 - Conversor de Binário para BCD].
 
−
 
−
===Unidade 4===
 
−
;Aula  13  (27 Abr):
 
−
*Código Concorrente.
 
−
:* Uso de Operadores
 
−
:* WHEN, SELECT;
 
−
:* Exemplo 5.1 + 5.2 mux: com 3 tipos de arquiteturas (com operadores, com WHEN, com SELECT)
 
−
<syntaxhighlight lang=vhdl>
 
−
LIBRARY ieee;
 
−
USE ieee.std_logic_1164.all;
 
−
 
−
ENTITY mux IS
 
−
GENERIC (N: INTEGER :=8);
 
−
PORT (x0, x1, x2, x3: IN STD_LOGIC_VECTOR(N-1 DOWNTO 0);
 
−
sel: IN STD_LOGIC_VECTOR(1 DOWNTO 0);
 
−
y: OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0));
 
−
END mux;
 
−
-- Arquitetura para a implementação discreta através de portas AND e OR
 
−
ARCHITECTURE Operator_only OF mux IS
 
−
signal sel0_8: STD_LOGIC_VECTOR(N-1 DOWNTO 0);
 
−
signal sel1_8: STD_LOGIC_VECTOR(N-1 DOWNTO 0);
 
−
BEGIN
 
−
sel0_8 <= (OTHERS => sel(0));
 
−
sel1_8 <= (OTHERS => sel(1));
 
−
y <= (NOT sel1_8 AND NOT sel0_8 AND x0) OR
 
−
(NOT sel1_8 AND sel0_8 AND x1) OR
 
−
(sel1_8 AND NOT sel0_8 AND x2) OR
 
−
(sel1_8 AND sel0_8 AND x3);
 
−
END operators_only;
 
−
</syntaxhighlight>
 
−
 
−
:* Para selecionar uma entre várias arquiteturas para a mesma ENTITY use a CONFIGURATION.
 
−
<syntaxhighlight lang=vhdl>
 
−
CONFIGURATION which_mux OF mux IS
 
−
  FOR Operator_only END FOR;
 
−
--  FOR with_WHEN END FOR;
 
−
--  FOR with_SELECT END FOR;
 
−
END CONFIGURATION;
 
−
</syntaxhighlight>
 
−
::Ver pag. 121 a 127 de <ref name="PEDRONI2010b"/>
 
−
 
−
;Aula  14  (28 Abr):
 
−
*Código Concorrente.
 
−
:* Uso de GENERATE
 
−
 
−
<i><code>
 
−
label: FOR identificador IN faixa GENERATE
 
−
  [Parte_Declarativa
 
−
BEGIN]
 
−
  Instruções_concorrentes
 
−
  ...
 
−
END GENERATE [label];
 
−
</syntaxhighlight> </i>
 
−
 
−
::Exemplo 5.4 - Decodificador genérico de endereços.
 
−
::Exemplo 5.5 - Instanciação de COMPONENTE com GENERATE.
 
−
::Ver pag. 127 a 134 de <ref name="PEDRONI2010b"/>
 
−
 
−
;Aula  15  (2 Mai):
 
−
*Código Concorrente.
 
−
:*Exemplo de uso de operadores e SELECT.
 
−
::Exemplo 5.3 - Unidade de Lógica e Aritmética (ALU).
 
−
::Alteração do código da ALU:
 
−
::* Inclusão de um sinal que indica "erro" quando ocorre ''overflow''/''underflow'' nas operações de soma, incremento ou decremento.
 
−
::* Inclusão de um circuito que satura o sinal no máximo positivo ou negativo nas situações de erro.
 
−
::* Teste da ALU usando simulação funcional.
 
−
 
−
;Aula 16 (4 Mai):
 
−
*Código Concorrente.
 
−
:* Implementação de circuitos aritméticos com operadores.
 
−
:* Para o uso dos operadores o mais adequado é utilizar o padrão industrial '''STD_LOGIC_VECTOR'''.  Internamente os valores das portas devem ser convertidos ou para valores '''INTEGER''' ou para '''UNSIGNED'''/'''SIGNED'''.  para tal é necessário utilizar a biblioteca ''numeric_std''.
 
−
:* Também é fundamental considerar a faixa de valores coberta por <math> N </math> bits.  Para tipos '''UNSIGNED''' a faixa é de <math> 0  </math> até <math>  2^{N}-1 </math>, enquanto que para '''SIGNED''' a faixa é de <math> -2^{N-1} </math> até <math> 2^{N-1}-1 </math>.  Assim com 3 bits é possível representar valores entre -4 até 3 com um tipo SIGNED e 0 até 7 com um tipo UNSIGNED.
 
−
:* Para uso adequado dos operadores também é necessário considerar o tamanho (número de bits) requirido para o resultado em função do tamanho dos operandos.
 
−
::* Para operações de "+" ou "-": O tamanho do resultado é igual ao tamanho do maior operando.
 
−
:::Exemplo: r[7..0] = a[7..0] + b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8 bits.
 
−
::* Para a operações "*": O tamanho do resultado é igual a soma do tamanho dos dois operandos.
 
−
:::Exemplo: r[12..0] = a[7..0] * b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8+5 = 13 bits.
 
−
::* Para "/": O tamanho do resultado é igual ao tamanho do numerador.
 
−
:::Exemplo: r[5..0] = a[5..0] / b[8..0]; a -> 6 bits; b -> 9 bits então r -> 6 bits.
 
−
:* No caso da operações de "*" e "/" não ocorre ''overflow'', no entanto no caso da "+" e "-", o ''overflow'' pode ocorrer e precisa ser tratado. Isso pode ser feito acrescentando um bit adicional a saída para conter o ''overflow'' ou então sinalizar a sua ocorrência.
 
−
:* Aula de exercícios:
 
−
::5.3 - Porta AND e NAND Genérica.
 
−
::5.4 - Gerador de Paridade Genérico.
 
−
;Aula 17 (9 Mai):
 
−
*Código Concorrente.
 
−
:* Aula de exercícios:  Escreve um código VHDL genérico que implemente os seguintes circuitos:
 
−
:: Ex1 - Conversor de Binário para Gray genérico;
 
−
<center> [[Arquivo:RTL_Bin2Gray4bits.png | Bin2Gray| 300 px]] <br> '''Fig 16. código RTL do conversor binário para Gray '''</center>
 
−
:: Ex2 - Conversor de Gray para Binário genérico;
 
−
<center> [[Arquivo:RTL_Gray2Bin4bits.png | Gray2Bin| 400 px]] <br> '''Fig 17. código RTL do conversor Gray para binário '''</center>
 
−
:: Ex3 - Utilizando os dois circuitos anteriores e um incrementador binário escreva um código VHDL que implemente um incrementador Gray;
 
−
<center> [[Arquivo:RTL_Inc_Gray4bits.png | Inc_Gray| 800 px]] <br> '''Fig 18. código RTL do incrementador de código Gray '''</center>
 
−
<center> [[Arquivo:SF_Inc_Gray4bits.png | Inc_Gray| 800 px]] <br> '''Fig 19. Simulação Funcional do incrementador de código Gray '''</center>
 
−
:Ver também [[Código Gray]];
 
−
 
−
===ATUAL===
 
−
 
 
<!--
 
<!--
−
:* Aula de exercicios:
+
==Instalar o Quartus II e Modelsim em seu computador==
−
::5.4 - Generic Parity Generator;
+
A princípio não será necessário que vocês instalem o Quartus II diretamente em suas maquinas, pois podem utilizar a nuvem do IFSC ou então instalar a VM acima.  Mesmo assim se alguém preferir instalar o Quartus recomendo que instalem a versão Quartus II Web Edition.
−
::5.6 - Generic Binary-to-Gray Converter;
 
−
::5.7 - Hamming Weight with GENERATE;
 
−
::5.8 - Binary Sorter with GENERATE;
 
−
::5.10/11 - Arithmetic Circuit with INTEGER/STD_LOGIC;
 
−
::5.15/16/17/18 - (Un)signed Multiplier/Divider;
 
−
::5.19 - Frequency Multiplier.
 
−
-->
 
−
 
 
−
==Avaliações==
 
−
*Avaliação A1 - Unidade 2 a 4 (XX/XX/2016) - Local: Lab Programação.
 
−
*Avaliação A2 - Unidade 5 a 8 (XX/XX/2016) - Local: Lab Programação.
 
−
*Recuperação R1-2 - Unidade 2 a 6 e 8 (XX XXX 2016) - Local: Lab Programação.
 
−
::As avaliações são com consulta a todo tipo de material impresso ou digital.  O aluno tem 5 minutos para preparar o computador depois disso a rede será desconectada.
 
−
::Ao final do avaliação o aluno deverá enviar para o email do professor os arquivos solicitados. </small>
 
−
*Entrega dos diversos trabalhos ao longo do semestre AE1 a AE(N-1).
 
−
*Projeto Final AE(N). Tem peso equivalente a duas avaliações, sendo avaliado nos quesitos: 1) Implementação do Sistema, 2) Documentação, 3) Avaliação Global do aluno no projeto.
 
−
 
 
−
===Atividades extra===
 
−
Neste tópico serão listadas as atividades extras que os alunos da disciplina deverão realizar ao longo do curso.  É importante observar o prazo de entrega, pois os conceitos serão reduzidos conforme o atraso na entrega.
 
−
Para a entrega no prazo os conceitos possíveis são (A, B, C, D).  Entrega com até uma semana de atraso (B, C, D). Entrega com até duas semanas de atraso (C ou D). Entrega com mais de duas semanas de atraso (D). 
 
−
 
 
−
====PARA ENTREGAR====
 
−
{{collapse top | expand=true | AE1 - Temas relacionados aos FPGAs (Prazo de entrega do Resumo (500 caracteres/ 1 pagina): 22 Abril 2016, Prazo de entrega do Relatório: 9 Maio 2016)}}
 
−
* Formar equipes com 2 ou 3 alunos, e '''em conjunto''' façam uma pesquisa sobre um dos temas abaixo, relacionados aos DLPs.
 
−
:'''TEMA 1''' - Arquitetura FPGAs e CPLDs da ALTERA (Maria, Helen André)
 
−
:'''TEMA 2''' - Aplicações de FPGA (Katharine, Kristhine, Leticia)
 
−
:'''TEMA 3''' - Aplicações em Avionic (Lucas, Gabriel, Thiago)
 
−
:'''TEMA 4''' - Aplicações na Área Espacial (Fabiano, Marcos, Iago).
 
−
:'''TEMA 5''' - Arquitetura FPGAs e CPLDs da XILINK (Gustavo, Tamara, Anderson).
 
−
::INSPIRAÇÃO para temas:
 
−
:*https://www.altera.com/products/fpga/new-to-fpgas/resource-center/overview.html
 
−
:*http://www.extremetech.com/extreme/184828-intel-unveils-new-xeon-chip-with-integrated-fpga-touts-20x-performance-boost
 
−
:*http://www.xilinx.com/training/fpga/fpga-field-programmable-gate-array.htm
 
−
:*http://www.springer.com/cda/content/document/cda_downloaddocument/9781461435938-c2.pdf
 
−
:*Architecture of FPGAs (Xilinx, Altera, Atmel, Lattice, etc). [http://www.eecg.toronto.edu/~jayar/pubs/brown/survey.pdf], [http://isl.stanford.edu/groups/elgamal/abbas_publications/J029.pdf]
 
−
 
 
−
* Escrever um relatório na forma de artigo com 4 a 6 paginas A4.
 
−
* Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma [http://200.135.233.26:3000/project Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd  modelo de artigo no padrão ABNT].
 
−
* Envie o artigo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE1 - Temas relacionados aos FPGAs.
 
−
* O artigo deve ser completo, incluindo todas as referências utilizadas.
 
−
* Dê um título coerente ao artigo. Seja criativo...
 
−
* Veja alguns artigos de semestres anteriores em: [[DLP1-EngTel (página)#ARTIGOS DE SEMESTRES ANTERIORES | ARTIGOS DE SEMESTRES ANTERIORES]]
 
−
{{collapse bottom}}
 
  
−
{{collapse top |expand = true| AE2 -  Operações Aritméticas Básicas em VHDL (Prazo de entrega: 2 Maio 2016)}}
+
Apesar de existirem versões mais novas usem a versão mais leve 13.1. (https://fpgasoftware.intel.com/13.1/?edition=web).  Será necessário apenas baixar e instalar os seguintes arquivos:
−
* Formar equipes com 2 ou 3 alunos.  
+
* Quartus II Software (includes Nios II EDS)  Size: 1.5 GB MD5: 672AD34728F7173AC8AECFB2C7A10484
−
* Escreva um código VHDL para cada uma das operações matemáticas indicadas abaixo. Para facilitar os testes, utilize como base o seguinte código, no qual é realizada o cálculo da multiplicação de números UNSIGNED de N=4 bits:
+
* ModelSim-Altera Edition (includes Starter Edition) Size: 817.7 MB MD5: 45FEA341405603F5CF5CD1249BF90976
−
<syntaxhighlight lang=vhdl>
+
* Cyclone III, Cyclone IV device support (includes all variations) Size: 548.4 MB MD5: 79AB3CEBD5C1E64852970277FF1F2716
−
LIBRARY ieee;
 
−
USE ieee.numeric_std.all;
 
−
----------------------------------------
 
−
ENTITY calcular IS
 
−
GENERIC (N: NATURAL := 4);
 
−
PORT (
 
−
a, b: IN UNSIGNED(N-1 DOWNTO 0); -- N bits
 
−
y: OUT UNSIGNED(2*N-1 DOWNTO 0));  -- 2N bits
 
−
END ENTITY;
 
−
----------------------------------------
 
−
ARCHITECTURE arch_op OF calcular IS
 
−
BEGIN
 
−
y <= a * b;
 
−
END ARCHITECTURE;
 
−
----------------------------------------
 
−
</syntaxhighlight>
 
−
Outras operações matemáticas:
 
−
<code>
 
−
y <= a + b; -- se entrada tem N bits saída deve ter  N bits.
 
−
y <= a - b; -- se entrada tem N bits saída deve ter  N bits.
 
−
y <= a * b; -- se entrada tem N bits saída deve ter 2*N bits.
 
−
y <= a / b; -- se entrada tem N bits saída deve ter  N bits.
 
−
</syntaxhighlight>
 
−
* Para as operações de soma (a+b) e de multiplicação (a*b) com entradas '''SIGNED''' de 8 bits compare o hardware necessário para implementar os circuitos utilizando as seguintes famílias de FPGA [CYCLONE & STRATIX II & MAX 3000].  Utilize sempre o menor '''Device''' de cada família, que possua os elementos e pinos suficientes para o circuito proposto.
 
−
* Para as 4 operações compilar cada circuito utilizando N = 8, 16 e 32, e utilizando os sinais de entrada e saída do tipo SIGNED e depois também com o tipo UNSIGNED, utilizando a família de FPGA = CYCLONE.
 
−
* Teste cada um dos circuitos e anote em uma tabela todos os resultados de: número de pinos, número de elementos lógicos/ALUT (indicando os Normais | Aritméticos), multiplicadores usados, maior atraso de propagação, e caminho crítico.  
 
−
::Esses dados estão disponíveis nos seguintes relatórios: ('''Fitter > Resource Section > Resource Usage'''), ('''TimeQuest Timing Analyser > Datasheet Report > Propagation Delay''')
 
  
−
* Escreva um relatório técnico na forma de artigo com 4 a 6 paginas A4. O relatório além das tabelas com os dados, as figuras dos circuitos RTL com entrada de 8 bits (4 figuras), simulações funcionais com entrada de 8 bits (4 figuras) e uma análise textual dos resultados obtidos.  Os QAR dos projetos para SIGNED e para UNSIGNED também devem ser  enviados (2 arquivos).
+
* '''Esse vídeo aqui explica os passos do download [https://www.youtube.com/watch?v=4GgZ850h9Lg&feature=youtu.be&t=58 Download e instalação do Quartus Web Edition]
−
* Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma  [http://200.135.233.26:3000/project Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd  modelo de artigo no padrão ABNT].
+
'''
−
* Envie o artigo em pdf para (<tt>moecke AT ifsc.edu.br</tt>), com o ASSUNTO: DLP29006 - AE2 -  Operações Aritméticas Básicas em VHDL.
 
−
{{collapse bottom}}
 
−
<!--
 
−
{{collapse top | expand=true| AE1 - XXXX (prazo XX/XX/2016)}}
 
−
{{collapse bottom}}
 
 
-->
 
-->
  
−
====JÁ ENCERRADAS====
+
==Recursos de Laboratório==
−
 
+
Nos laboratórios do IFSC, os softwares '''Quartus''' e '''Modelsim''' estão disponíveis diretamente na plataforma LINUX. O laboratório também dispõe de diversos kits FPGA que podem ser programados para testar os sistemas implementados.
−
====ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO====
 
−
Os exemplos e exercícios essenciais estão destacados em negrito na listagens abaixo.
 
−
{{collapse top | EL1 - Resolução dos exercícios do Cap 2}}
 
−
*Resolva os exercícios do capítulo 2 (1, 2, 3) pag. 28 a 30
 
−
;Exercise 2.1: Multiplexer:
 
−
 
 
−
*Complete o código VHDL abaixo para que ele seja correspondente a um multiplexador que selecione a entrada A quando sel ="01", B quando sel ="10", coloque "0...0" na saída quando sel ="00" e mantenha a saída em alta impedância "Z...Z" quando sel="11".
 
−
::*Compile o código e em seguida faça a simulação, para verificar se o circuito funciona conforme
 
−
especificado.
 
−
::*Anote as mensagens de warning do compilador.
 
−
 
 
−
<syntaxhighlight lang=vhdl>
 
−
---------------------------------------
 
−
-- File: mux.vdh
 
−
---------------------------------------
 
−
-- Declaração das Bibliotecas e Pacotes
 
−
--
 
−
LIBRARY ieee;
 
−
USE _________________________ ;
 
  
−
---------------------------------------
+
==Acesso a Nuvem do IFSC==
−
-- Especificação das entradas e saídas e nome da ENTITY
+
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD (nuvem.sj.ifsc.edu.br).  A forma mais eficiente de acesso a nuvem de fora do IFSC é através do Cliente X2GO, mas dentro da rede do IFSC o acesso pelo ssh também tem boa usabilidade.  Veja detalhes em [[Acesso ao IFSC-CLOUD (NUVEM)]].
−
ENTITY mux IS
 
−
  PORT (
 
−
  __ , __ : ___ STD_LOGIC_VECTOR (7 DOWNTO 0);
 
−
  sel : IN ____________________________ ;
 
−
  ___ : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
 
−
END _____ ;
 
−
---------------------------------------
 
−
ARCHITECTURE example OF _____ IS
 
−
BEGIN
 
−
  PROCESS (a, b, ____ )
 
−
  BEGIN
 
−
    IF (sel = "00") THEN
 
−
      c <= "00000000";
 
−
    ELSIF (__________) THEN
 
−
      c <= a;
 
−
    _____ (sel = "10") THEN
 
−
      c <= __;
 
−
    ELSE
 
−
      c <= (OTHERS => '__');
 
−
    END ___ ;
 
−
  END _________ ;
 
−
END _________ ;
 
−
---------------------------------------
 
−
</syntaxhighlight>
 
−
{{collapse bottom}}
 
  
−
{{collapse top | EL2 - Resolução dos exercícios do Cap 3}}
+
Para para utilizar o Quartus/Modelsim/QSIM através da Nuvem do IFSC, siga o procedimento de  '''[[Acesso_ao_IFSC-CLOUD_(NUVEM)#Procedimento_para_uso_da_nuvem.sj.ifsc.edu.br | configuração do X2Go]]'''.  '''Nota:''' O desempenho do Modelsim pode ficar ruim quando acesso da rede externa ao IFSC.
−
*Resolva os exercícios do capítulo 3 (1, 2, '''9''', 11, 12, 13, 14-17, '''18''', '''20''', '''22''', 23-30) pag. 81 a 89
 
−
{{collapse bottom}}
 
  
−
{{collapse top | EL3 -  Conversor de Binário para BCD}}
 
−
*Considere um número decimal entre 0000 e 9999.  Usando operadores predefinidos, obtenha na saída os digitos decimais separados. 
 
−
:*Escreva o código VHDL e analise o número de elementos lógicos necessários. 
 
−
:*Faça a simulação funcional do circuito.
 
−
<center> [[Arquivo:tb_bin2bcd.jpg]]<br> '''Fig. 20 - Simulação da conversão de binário para BCD''' </center>
 
−
:*Compare sua implementação com os outros estudantes e analise as diferenças, observe o código RTL, o número de elementos lógicos e também o tempo de propagação.
 
−
::Para separar os dígitos decimais do número de entrada pense nos operadores de "+", "-", "*", "/", "REM" e "MOD".
 
−
::Para facilitar os testes e a troca de informações entre as equipes, a ENTITY deverá ter o seguinte formato:
 
−
<syntaxhighlight lang=vhdl>
 
−
entity bin2bcd is
 
−
port (
 
−
X_bin         : in std_logic_vector(13 downto 0);  --  0000 a 9999
 
−
M_bcd : out std_logic_vector(3 downto 0);  --  Milhar
 
−
C_bcd : out std_logic_vector(3 downto 0);  --  Centena
 
−
D_bcd : out std_logic_vector(3 downto 0);  --  Dezena
 
−
U_bcd : out std_logic_vector(3 downto 0)); --  Unidade
 
−
 
−
end entity;
 
−
 
−
architecture example of bin2bcd is
 
−
--declaração de sinais auxiliares
 
−
 
−
begin
 
−
--descrição do hardware
 
−
 
−
end architecture;
 
−
</syntaxhighlight>
 
−
:: Note que com ''X_bin'' 14 bits é possível representar números sem sinal entre ''0'' e <math> 2^{14}-1 </math>.  No entanto, os testes devem ser limitados a números entre 0000 e 9990, pois não há especificação para valores maiores que 9999.
 
−
:: Existe um algoritmo [https://en.wikipedia.org/wiki/Double_dabble Double Dabble] que possibilita fazer essa conversão com menos hardware.
 
−
::Dica para converter de INTEGER para STD_LOGIC_VECTOR de 4 bits.
 
−
M_bcd <= std_logic_vector(to_unsigned(M,4));
 
−
{{collapse bottom}}
 
−
 
−
{{collapse top | EL4 - Resolução dos exercícios do Cap 4}}
 
−
*Resolva os exercícios do capítulo 4 (4-8, '''9''', 10-11, 13, 15-16, '''17''' ) pag. 115 a 120
 
−
{{collapse bottom}}
 
−
 
−
====ARTIGOS ENTREGUES====
 
−
;2015-2:
 
−
*[[Media:DLP29006-AE1-Tema1-2015-2.pdf | DLPs: passado, presente e futuro]] (Walter Cardoso de Freitas Júnior, Gustavo Vieira Zacchi, Giulio Oliveira)
 
−
*[[Media:DLP29006-AE1-Tema2-2015-2.pdf | Transitores CMOS, história e tecnologia]] (Fernando Müller da Silva, Gustavo Paulo Medeiros da Silva)
 
−
*[[Media:DLP29006-AE1-Tema3-2015-2.pdf | Linguagens de Descrição de Hardware: Tipos e Características]] (João Vitor Rodrigues, Marcus Vinicius Bunn)
 
−
*[[Media:DLP29006-AE1-Tema4-2015-2.pdf | Fabricantes e ferramentas para programação de DLPs]] (Ronaldo João Borges, Roicenir Girardi Rostirolla)
 
−
*[[Media:DLP29006-AE1-Tema5-2015-2.pdf | Interface JTAG]] (Stephany Padilha Guimarães, Lucas Gomes de Farias, Vinicius Bandeira)
 
−
 
−
;2015-1:
 
−
*[[Media:Formas como PLDs são Programados.pdf | Formas como PLDs são Programados]]
 
−
*[[Media:EPROM - EEPROM Dispositivos Lógicos Programáveis.pdf | EPROM - EEPROM Dispositivos Lógicos Programáveis]]
 
−
*[[Media:Aplicações de antifusíveis e PROMs na programação de PDLs.pdf | Aplicações de antifusíveis e PROMs na programação de PDLs]]
 
−
 
−
==Recursos de Laboratório==
 
−
===Quartus/Modelsim/QSIM===
 
−
Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX.  Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.
 
−
 
−
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD.  Atualmente a forma mais eficiente de acesso é através do Cliente X2GO.  O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em [[Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado)]].
 
−
 
−
===Sharelatex===
 
−
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma  [http://200.135.233.32 Sharelatex do IFSC-CLOUD]. Utilize preferencialmente o [http://200.135.233.26:3000/project/54750cb57ae8187440d60acd  modelo de artigo no padrão ABNT].
 
−
 
 
<!--
 
<!--
−
*[http://wiki.sj.ifsc.edu.br/images/a/a5/Sst-intro.pdf Aula inicial]
+
==Modelos para relatório==
−
*[[Introdução aos dispositivos lógicos programáveis]]
+
Para a geração de documentação/relatórios técnicos/artigos, use como base o modelo ABNTex2 para o padrão do IFSC para monografia que segue as normas da ABNT e do IFSC.
−
*[[Introdução à tecnologia FPGA ]]
+
Recomendo que os alunos da Engenharia de Telecomunicações utilizem esse modelo e o [https://www.overleaf.com Overleafv2], pois além de possibilitar o compartilhamento do documento entre os alunos, reduz o tempo perdido na formação do documento, permitindo que o aluno já aprenda alguma formatação de Latex que será útil na elaboração do TCC.  
−
*[[Introdução a linguagem VHDL]]
+
*[https://www.overleaf.com/read/dbjkqgsghfbk Modelo para relatório em LaTex]
−
*[[Aritmética com vetores em VDHL]]
 
  
−
*[[Códigos VDHL - DLP]]
+
==Links importantes (mais consultados)==
−
*[[Códigos VHDL para uso nas Aulas]]
 
−
*[[Códigos VHDL para uso nas Aulas 2011-1]]
 
−
-->
 
−
 
 
−
==Links auxiliares==
 
 
*[[Aritmética com vetores em VDHL]]
 
*[[Aritmética com vetores em VDHL]]
 
*[[Preparando para gravar o circuito lógico no FPGA]]
 
*[[Preparando para gravar o circuito lógico no FPGA]]
 +
*[[Criação de um acesso remoto ao kit MERCURIO IV]]
 
*[[Dicas de como eliminar o repique das chaves mecânicas]]
 
*[[Dicas de como eliminar o repique das chaves mecânicas]]
 +
*[[Medição de tempos de propagação em circuitos combinacionais]]
 +
*[[Restringir a frequencia máxima de clock no Quartus II]]
 +
*[[Acesso ao IFSC-CLOUD (NUVEM)]]
 +
*[[Linguagem_.dot#Como_gerar_o_diagrama_de_uma_maquina_de_estados_finita_em_linguagem_dot |Gerar o diagrama de uma maquina de estados finita em linguagem dot]]
 +
*[[Mensagens de Erros e Warnings do Quartus II]]
 +
 +
==Links auxiliares==
 +
*[[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA.
 +
*[[Palavras reservadas do VHDL]]
 +
*[http://web.archive.org/web/20160313200350/http://vhdl.org/fphdl/index.html VHDL-2008 Support Library]
 +
*[[Dicas para resolver ERROS de síntese do VHDL no Quartus II]]
 
*[ftp://ftp.altera.com/up/pub/Altera_Material/13.1/Tutorials/VHDL/ Materiais da ALTERA para Quartus II 13.1]
 
*[ftp://ftp.altera.com/up/pub/Altera_Material/13.1/Tutorials/VHDL/ Materiais da ALTERA para Quartus II 13.1]
 
*[[Modelo para uso em relatórios]]
 
*[[Modelo para uso em relatórios]]
 
*[[Configuração e uso do Time Quest Analyser]]
 
*[[Configuração e uso do Time Quest Analyser]]
 
*[[Configuração e uso do Signal Tap]]
 
*[[Configuração e uso do Signal Tap]]
−
*[[DLP29006-Engtelecom(2015-1) - Prof. Marcos Moecke]]
+
*[http://docente.ifsc.edu.br/moecke/PAGES/Dec2C_2.html Calculadora de Complemento de 2]
−
*[[DLP29006-Engtelecom(2015-2) - Prof. Marcos Moecke]]
+
*[[Como utilizar a matriz de leds do kit Mercurio IV da Macnica]]
 +
*[http://g2384.github.io/work/VHDLformatter.html VHDL Beautifier, Formatter] - para identar automaticamente um código VHDL.
 +
*[https://www.youtube.com/watch?v=08YHxtSI3Bk How to create a State Machine with the Quartus State Machine Wizard]
 +
*[https://trends.google.com.br/trends/explore?date=today%205-y&q=vhdl,verilog Veja qual é a tendencia mundial em relação as linguagens HDL]
 +
*[https://www.intel.com/content/www/us/en/programmable/documentation/spj1513986956763.html Intel Quartus Prime Pro Edition User Guide: Getting Started]
 +
*[https://www.h-schmidt.net/FloatConverter/IEEE754.html  IEEE 754 - Floating point number]
 +
*[https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an447.pdf AN 447: Interfacing Intel® FPGA Devices with 3.3/3.0/2.5 V LVTTL/LVCMOS I/O Systems]
  
 
==Livros/Resumos sobre VHDL==
 
==Livros/Resumos sobre VHDL==
Linha 637: Linha 74:
 
*[[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] - Qualis (r2.1)
 
*[[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] - Qualis (r2.1)
 
*[[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]] - Qualis (r2.2)
 
*[[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]] - Qualis (r2.2)
 +
*[http://www.ics.uci.edu/~jmoorkan/vhdlref/ VDHL ref]
 +
*[http://www.vhdl.renerta.com/source/vhd00000.htm VHDL Language Reference Guide]
 +
*[http://www.ics.uci.edu/~jmoorkan/vhdlref/vhdl_golden_reference_guide.pdf VHDL Golden Reference Guide]
 
*[http://www.cs.umbc.edu/portal/help/VHDL/stdpkg.html Listagem dos packages]
 
*[http://www.cs.umbc.edu/portal/help/VHDL/stdpkg.html Listagem dos packages]
 
*[http://www.cs.umbc.edu/portal/help/VHDL/reserved.html Palavras reservadas]
 
*[http://www.cs.umbc.edu/portal/help/VHDL/reserved.html Palavras reservadas]
 
*[http://www.csee.umbc.edu/portal/help/VHDL/attribute.html Atributos predefinidos]
 
*[http://www.csee.umbc.edu/portal/help/VHDL/attribute.html Atributos predefinidos]
 
*[https://blog.ufes.br/sistemasembarcados/files/2015/03/aritmetica-em-vhdl.pdf Aritmética em VHDL]
 
*[https://blog.ufes.br/sistemasembarcados/files/2015/03/aritmetica-em-vhdl.pdf Aritmética em VHDL]
 +
*[https://wiki.kip.uni-heidelberg.de/KIPwiki/images/d/d7/VHDL_Language_Reference_Guide_(help_file).pdf VHDL Language Reference Guide]
  
−
==Packages não padronizados==
+
==Packages não padronizados de VHDL==
 
*[[Std logic arith.vhd]] by Synopsys
 
*[[Std logic arith.vhd]] by Synopsys
 
*[http://eda.org/rassp/vhdl/models/standards/std_logic_arith.vhd std_logic_arith.vhd] by Synopsys
 
*[http://eda.org/rassp/vhdl/models/standards/std_logic_arith.vhd std_logic_arith.vhd] by Synopsys
Linha 650: Linha 91:
 
*[[Std logic unsigned.vdh]] by Synopsys
 
*[[Std logic unsigned.vdh]] by Synopsys
 
*[http://eda.org/rassp/vhdl/models/standards/std_logic_unsigned.vhd std_logic_unsigned.vhd] by Synopsys
 
*[http://eda.org/rassp/vhdl/models/standards/std_logic_unsigned.vhd std_logic_unsigned.vhd] by Synopsys
 +
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==Quartus II==
 +
*[https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/manual/TclScriptRefMnl.pdf Quartus II Scripting Reference Manual], ver como programar o FPGA sem interface gráfica com quartus_pgm
 +
*[[Como instalar o Quartus no Ubuntu 20.04]]
 +
*[https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/qts/archives/quartusii_handbook_archive_131.pdf Quartus II Handbook Version 13.1]
  
 
==Simulador Modelsim==
 
==Simulador Modelsim==
Linha 676: Linha 122:
 
*[http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=163#Category165 TERASIC]
 
*[http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=163#Category165 TERASIC]
  
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<!--
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==Leituras recomendadas==
 +
*[http://ntrs.nasa.gov/archive/nasa/casi.ntrs.nasa.gov/20070019291.pdf USE OF FIELD PROGRAMMABLE GATE ARRAY TECHNOLOGY IN FUTURE: SPACE AVIONICS], Roscoe C. Ferguson, Robert Tate, NASA.
 +
*[https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01199-next-generation-fpgas.pdf Expect a Breakthrough Advantage in NextGeneration FPGAs], Stephen Lim, ALTERA.
 +
*[https://www.microsoft.com/en-us/research/wp-content/uploads/2016/02/Catapult_ISCA_2014.pdf A Reconfigurable Fabric for Accelerating Large-Scale Datacenter Services], Microsoft.
 +
 
 
===Linguagens de programação de hardware===
 
===Linguagens de programação de hardware===
 
*[http://trends.google.com/trends/explore#q=vhdl,verilog Tendência Google]
 
*[http://trends.google.com/trends/explore#q=vhdl,verilog Tendência Google]
Linha 711: Linha 161:
 
*Motorola
 
*Motorola
 
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices]
 
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices]
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==Padrões IEEE para o VDHL==
 
==Padrões IEEE para o VDHL==
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Os padrões IEEE [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/standards.jsp?item=0%20-%2099&sortType=standard_newest&pageNumber=1]estão disponíveis para consulta se você estiver na rede do IFSC. Para a linguagem VHDL consulte os padrões: [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/search/searchresult.jsp?action=search&sortType=&rowsPerPage=&searchField=Search_All&matchBoolean=true&queryText=(%22Standard%20Number%22:1164) 1164],[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/search/searchresult.jsp?action=search&sortType=&rowsPerPage=&searchField=Search_All&matchBoolean=true&queryText=(%22Standard%20Number%22:1076)&refinements=4294967269 1076]
+
Os padrões IEEE [http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/standards.jsp?item=0%20-%2099&sortType=standard_newest&pageNumber=1]estão disponíveis para consulta se você estiver na rede do IFSC ou através do '''Periódicos CAPES via CAFE'''. Para a linguagem VHDL consulte os padrões de [https://ieeexplore-ieee-org.ez130.periodicos.capes.gov.br/browse/standards/collection/ieee?queryText=VHDL) VHDL]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/articleDetails.jsp?arnumber=257627&newsearch=true&queryText=IEEE%20Standard%20Multivalue%20Logic%20System%20for%20VHDL%20Model%20Interoperability%20.LB.Std_logic_1164.RB. IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/articleDetails.jsp?arnumber=257627&newsearch=true&queryText=IEEE%20Standard%20Multivalue%20Logic%20System%20for%20VHDL%20Model%20Interoperability%20.LB.Std_logic_1164.RB. IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/articleDetails.jsp?arnumber=5967868&newsearch=true&queryText=IEEE%20Std%201076.1:%20Behavioural%20languages%20%E2%80%93%20Part%201-1:%20VHDL%20language%20reference%20manual IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual]  
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/xpl/articleDetails.jsp?arnumber=5967868&newsearch=true&queryText=IEEE%20Std%201076.1:%20Behavioural%20languages%20%E2%80%93%20Part%201-1:%20VHDL%20language%20reference%20manual IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual]  
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*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=4384309 IEEE Standard VHDL Analog and Mixed-Signal Extensions]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=4384309 IEEE Standard VHDL Analog and Mixed-Signal Extensions]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=592543 IEEE Standard VHDL Synthesis Packages]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=592543 IEEE Standard VHDL Synthesis Packages]
−
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=1003477 IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual]
+
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=1003477 IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual], ver mais rescentes [IEEE 1076-2008 - IEEE Standard VHDL Language Reference Manual]  e [IEEE 1076-2019 - IEEE Standard for VHDL Language Reference Manual]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=556551  IEEE Std 1076.2-1996:  IEEE Standard VHDL Mathematical Packages]
 
*[http://ieeexplore.ieee.org.ez130.periodicos.capes.gov.br/stamp/stamp.jsp?tp=&arnumber=556551  IEEE Std 1076.2-1996:  IEEE Standard VHDL Mathematical Packages]
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===Packages da IEEE===
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;Packages da IEEE:
 
*[[Std logic 1164.vhd]]
 
*[[Std logic 1164.vhd]]
 
*[[Numeric std.vhd]]
 
*[[Numeric std.vhd]]
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==Registro Diário e Avaliação Anteriores==
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[https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=188893  2023-1], [https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=186913  2022-2],
 +
[https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=184068  2022-1],
 +
[https://wiki.sj.ifsc.edu.br/index.php?title=DLP29006-Engtelecom_(Di%C3%A1rio)_-_Prof._Marcos_Moecke&oldid=182146  2021-2],
 +
[[DLP29006-Engtelecom(2021-1) - Prof. Marcos Moecke |  2021-1]],
 +
[[DLP29006-Engtelecom(2020-2) - Prof. Marcos Moecke |  2020-2]],
 +
[[DLP29006-Engtelecom(2020-1) - Prof. Marcos Moecke |  2020-1]],
 +
[[DLP29006-Engtelecom(2019-2) - Prof. Marcos Moecke |  2019-2]],
 +
[[DLP29006-Engtelecom(2019-1) - Prof. Marcos Moecke |  2019-1]],
 +
[[DLP29006-Engtelecom(2018-2) - Prof. Marcos Moecke |  2018-2]],
 +
[[DLP29006-Engtelecom(2018-1) - Prof. Marcos Moecke |  2018-1]],
 +
[[DLP29006-Engtelecom(2017-2) - Prof. Marcos Moecke |  2017-2]],
 +
[[DLP29006-Engtelecom(2017-1) - Prof. Marcos Moecke |  2017-1]],
 +
[[DLP29006-Engtelecom(2016-2) - Prof. Marcos Moecke |  2016-2]],
 +
[[DLP29006-Engtelecom(2016-1) - Prof. Marcos Moecke |  2016-1]],
 +
[[DLP29006-Engtelecom(2015-2) - Prof. Marcos Moecke |  2015-2]],
 +
[[DLP29006-Engtelecom(2015-1) - Prof. Marcos Moecke |  2015-1]].
  
 
==Referências Bibliográficas:==
 
==Referências Bibliográficas:==

Edição atual tal como às 21h51min de 26 de julho de 2023

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES


Avisos importantes

  • Nesta página wiki, você tem orientações para uso de ferramentas e também links que auxiliam no estudo da disciplina. Visite os links sempre que solicitado e lei essa página para lembrar futuramente onde estão as informações que necessita.

Recursos de Laboratório

Nos laboratórios do IFSC, os softwares Quartus e Modelsim estão disponíveis diretamente na plataforma LINUX. O laboratório também dispõe de diversos kits FPGA que podem ser programados para testar os sistemas implementados.

Acesso a Nuvem do IFSC

Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD (nuvem.sj.ifsc.edu.br). A forma mais eficiente de acesso a nuvem de fora do IFSC é através do Cliente X2GO, mas dentro da rede do IFSC o acesso pelo ssh também tem boa usabilidade. Veja detalhes em Acesso ao IFSC-CLOUD (NUVEM).

Para para utilizar o Quartus/Modelsim/QSIM através da Nuvem do IFSC, siga o procedimento de configuração do X2Go. Nota: O desempenho do Modelsim pode ficar ruim quando acesso da rede externa ao IFSC.


Registro Diário e Avaliação Anteriores

2023-1, 2022-2, 2022-1, 2021-2, 2021-1, 2020-2, 2020-1, 2019-2, 2019-1, 2018-2, 2018-1, 2017-2, 2017-1, 2016-2, 2016-1, 2015-2, 2015-1.

Referências Bibliográficas:



Curso de Engenharia de Telecomunicações

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