DLP29007-2018-2
Revisão de 15h54min de 24 de agosto de 2018 por 127.0.0.1 (discussão) (→Aula 5 (20/08/2018) – Síntese do VHDL)
Dispositivos Lógicos Programáveis 2
- Professor: Roberto de Matos
- Horário das aulas e atendimento paralelo
- Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)
Aula 1 (27/07/2018) – Apresentação
- Apresentação do professor.
- Apresentação dos alunos: Nome, perfil, preferências, etc.
- Apresentação da disciplina.
- Projetos com FPGA
Aula 2 (03/08/2018) – Complexidade e Projeto de Sistemas Digitais
Aula 3 (06/08/2018) – Prática Signal Tap
- Finalização do assunto sobre complexidade
Aula 4 (10/08/2018) – Tempos de Propagação e Logic Lock
- Medição de tempos de propagação em circuitos combinacionais
- Uso de Logic Lock para definir a área a ser ocupada pelo circuito
Aula 5 (17/08/2018) – Tempos de Propagação (cont.) e Complexidade
- Como desconsiderar o tempo de propagação de entrada e saída.
Aula 5 (20/08/2018) – Síntese do VHDL
- Lecture 02: Synthesis of VHDL Code
- Concepção dos operadores em VHDL
- Criação da tabela de operadores
Aula 5 (20/08/2018) – Síntese do VHDL
- Criação da tabela de operadores (cont.)
- Lecture 02: Synthesis of VHDL Code
- Concepção dos tipos de dados em VHDL