Mudanças entre as edições de "DLP29006-Engtelecom(2017-1) - Prof. Marcos Moecke"

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::Ler [https://www.dropbox.com/s/wvl3cudgcpchstr/ARTIGO_ACADEMICO_DLP.pdf?dl=0 Dispositivos Lógicos Programáveis] - Kamila Rose da Silva, IFSC
  
 
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::Ver [https://www.dropbox.com/s/wvl3cudgcpchstr/ARTIGO_ACADEMICO_DLP.pdf?dl=0 Dispositivos Lógicos Programáveis] - Kamila Rose da Silva, IFSC
 
 
::Ver [https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html In the befinning] - ALTERA
 
::Ver [https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html In the befinning] - ALTERA
 
::Ver [https://www.altera.com/about/company/history.html ALTERA history]
 
::Ver [https://www.altera.com/about/company/history.html ALTERA history]

Edição das 16h33min de 14 de fevereiro de 2017

Registro on-line das aulas

Unidade 1

Aula 1 (10 Fev)
Ler Dispositivos Lógicos Programáveis - Kamila Rose da Silva, IFSC
Aula 2 (14 Fev)
  • Introdução aos dispositivos lógicos programáveis:
  • Conceito, tipos de PLDs
  • SPLD: PAL, PLA e GAL
  • CPLDs
Exemplos de PLDs
Ep310 macrocell.jpg
Figura 1.1 - Macrobloco do PLD EP300 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
Macrocell EP900.png
Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999)
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
Ep1800 block diagram.jpg Ep1800 block diagram2.jpg
Figura 1.3 - Architetura do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
PackagePinOut EP1810.png ChipEP1810.png
Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA
FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf
FONTE: multisound_tahiti.jpeg
Max 5000 architecture.jpg
Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA
FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html
Ver In the befinning - ALTERA
Ver ALTERA history
Ver pag. 413 a 422 de [1]
Ver pag. 495 a 499 de [2]

Avaliações

  • Avaliação A1 - Unidade 2 a 4 (XX/XX/2017) - Local: Lab Redes I.
  • Avaliação A2 - Unidade 5 a 7 (XX/XX/2017) - Local: Lab Redes I.
As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD. Dica use também como fonte de consulta os templates do Quartus.
  • Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2017) - Local: Lab Redes I.
Ao final das avaliações o aluno deverá enviar para o email moecke AT ifsc.edu.br com os arquivos solicitados.
  • Entrega dos Atividades Extraclasse ao longo do semestre AE1 a AE(N-1). Os prazos serão indicados aqui na Wiki
  • Projeto Final APF (XX/XX/2017).

Referências Bibliográficas:

  1. ↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
  2. ↑ PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335


Curso de Engenharia de Telecomunicações

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