Mudanças entre as edições de "DLP29006-Engtelecom(2020-2) - Prof. Marcos Moecke"
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{{collapse top| expand=true | Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS}} | {{collapse top| expand=true | Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS}} | ||
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;Aula 4 (16 nov): | ;Aula 4 (16 nov): | ||
* Introdução ao VHDL e ambiente EDA - QUARTUS | * Introdução ao VHDL e ambiente EDA - QUARTUS | ||
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{{fig|2.1|Fluxo simplificado do projeto de FPGA| FPGA_project_low.png| 600 px |}} | {{fig|2.1|Fluxo simplificado do projeto de FPGA| FPGA_project_low.png| 600 px |}} | ||
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:* Ferramentas de projeto | :* Ferramentas de projeto | ||
::*Altera|Intel: Quartus II, [https://www.intel.com/content/www/us/en/software/programmable/overview.html Quartus Prime] (síntese, simulação gráfica e programação do dispositivo) | ::*Altera|Intel: Quartus II, [https://www.intel.com/content/www/us/en/software/programmable/overview.html Quartus Prime] (síntese, simulação gráfica e programação do dispositivo) | ||
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{{fig|2.5|RTL 4 FF| RTL_4FF.png| 400 px |}} | {{fig|2.5|RTL 4 FF| RTL_4FF.png| 400 px |}} | ||
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+ | :*Realize as simulações funcional e temporal do circuito com 4 FF usando o QSIM. | ||
+ | {{fig|2.6|Simulação Funcional de 4 FF 100ns| SIM1_4FF.png| 600 px |}} | ||
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+ | {{fig|2.7|Simulação Temporal de 4 FF 100ns| SIM2_4FF.png| 600 px |}} | ||
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+ | Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. | ||
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+ | ''IMPORTANTE:'' Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possível verificar se o circuito atende as restrições de tempo. | ||
+ | * Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequência do clock esperada através da seguinte linha: | ||
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+ | create_clock -name CLK50MHz -period 50MHz [get_ports {*}] | ||
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* Uso de alguns sites auxiliares para a programação em VHDL: | * Uso de alguns sites auxiliares para a programação em VHDL: | ||
:*[[Preparando para gravar o circuito lógico no FPGA]] | :*[[Preparando para gravar o circuito lógico no FPGA]] | ||
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:*[http://g2384.github.io/work/VHDLformatter.html VHDL Beautifier, Formatter] - para formatar automaticamente um código VHDL. | :*[http://g2384.github.io/work/VHDLformatter.html VHDL Beautifier, Formatter] - para formatar automaticamente um código VHDL. | ||
:*[[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA. | :*[[Media:Quartus_II_Simulation.pdf | Tutorial do QSIM - Introduction to Simulation of VHDL Designs]] da ALTERA. | ||
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*Exemplo de um contador em VHDL. [https://en.wikipedia.org/wiki/VHDL#Example:_a_counter COUNTER] na página de VHDL da Wikipedia. | *Exemplo de um contador em VHDL. [https://en.wikipedia.org/wiki/VHDL#Example:_a_counter COUNTER] na página de VHDL da Wikipedia. | ||
:*[[Restringir a frequencia máxima de clock no Quartus II]] | :*[[Restringir a frequencia máxima de clock no Quartus II]] | ||
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ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 | ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 | ||
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<big> Video motivational para apreender FPGA, VHDL [https://youtu.be/ecyyZ6zTLic Microsoft's Bing* Intelligent Search with Intel® FPGAs] </big> | <big> Video motivational para apreender FPGA, VHDL [https://youtu.be/ecyyZ6zTLic Microsoft's Bing* Intelligent Search with Intel® FPGAs] </big> | ||
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*Realize as simulações funcional do circuito usando o Modelsim. | *Realize as simulações funcional do circuito usando o Modelsim. |
Edição das 09h19min de 19 de novembro de 2020
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
Unidade 1 - Introdução a disciplina
- 3 AULAS
Unidade 1 - Introdução a disciplina | ||||
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
- 3 AULAS
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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Figura 2.1 - Fluxo simplificado do projeto de FPGA
library library_name;
use library_name.package_name.all;
entity entity_name is
[generic (
cons_name1: const_type const_value;
cons_name2: const_type const_value;
...
cons_nameN: const_type const_value);]
[port (
signal_name1: mode signal_type;
signal_name2: mode signal_type;
...
signal_nameN: mode signal_type);]
[declarative_part]
[begin
statement_part]
end [entity] [entity_name];
architecture arch_name of entity_name is
[declarative_part]
begin
statement_part
end [architecture] [arch_name];
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
-- Declaração das bibliotecas e pacotes
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Especificação de todas as entradas e saídas do circuito
ENTITY flip_flop IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END;
-- Descrição de como o circuito deve funcionar
ARCHITECTURE flip_flop OF flip_flop IS
BEGIN
PROCESS (clk, rst)
BEGIN
IF (rst='1') THEN
q <= '0';
ELSIF (clk'EVENT AND clk='1') THEN
q <= d;
END IF;
END PROCESS;
END;
Figura 2.2 - Código RTL do Exemplo 2.2
Figura 2.3 - Technology Map do Exemplo 2.2
Figura 2.4 - Chip Planner do Exemplo 2.2
Figura 2.5 - RTL 4 FF ATUAL
Figura 2.6 - Simulação Funcional de 4 FF 100ns Figura 2.7 - Simulação Temporal de 4 FF 100ns Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possível verificar se o circuito atende as restrições de tempo.
create_clock -name CLK50MHz -period 50MHz [get_ports {*}]
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 Video motivational para apreender FPGA, VHDL Microsoft's Bing* Intelligent Search with Intel® FPGAs
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