Mudanças entre as edições de "DLP29007-2018-2"
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**Capítulo 7 do livro do Chu; | **Capítulo 7 do livro do Chu; | ||
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* [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture03-efficient_comb_circuits.pdf Lecture 03: Efficient Design of Combinational Circuits] | * [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture03-efficient_comb_circuits.pdf Lecture 03: Efficient Design of Combinational Circuits] |
Edição das 15h04min de 10 de setembro de 2018
Dispositivos Lógicos Programáveis 2
- Professor: Roberto de Matos
- Horário das aulas e atendimento paralelo
- Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)
Aula 1 (27/07/2018) – Apresentação
- Apresentação do professor.
- Apresentação dos alunos: Nome, perfil, preferências, etc.
- Apresentação da disciplina.
- Projetos com FPGA
Aula 2 (03/08/2018) – Complexidade e Projeto de Sistemas Digitais
Aula 3 (06/08/2018) – Prática Signal Tap
- Finalização do assunto sobre complexidade
Aula 4 (10/08/2018) – Tempos de Propagação e Logic Lock
- Medição de tempos de propagação em circuitos combinacionais
- Uso de Logic Lock para definir a área a ser ocupada pelo circuito
Aula 5 (17/08/2018) – Tempos de Propagação (cont.) e Complexidade
- Como desconsiderar o tempo de propagação de entrada e saída.
Aula 6 (20/08/2018) – Síntese do VHDL
- Lecture 02: Synthesis of VHDL Code
- Concepção dos operadores em VHDL
- Criação da tabela de operadores
Aula 7 (20/08/2018) – Síntese do VHDL
- Criação da tabela de operadores (cont.)
Aula 8 (31/08/2018) – Síntese do VHDL
- Análise tabela
- Correção problema operador
Aula 9 (03/09/2018) – Síntese do VHDL
- Lecture 02: Synthesis of VHDL Code
- Concepção dos tipos de dados em VHDL
Aula 10 (10/09/2018) – Eficiência de Circuitos Combinacionais (Aula Extra)
- Leitura recomendada:
- Capítulo 7 do livro do Chu;
- Notas de aula 03.
- Lecture 03: Efficient Design of Combinational Circuits