DLP29006-Engtelecom(2017-1) - Prof. Marcos Moecke

1 Registro on-line das aulas

1.1 Unidade 1

Aula 1 (10 Fev)

• Apresentação da disciplina

Ler Dispositivos Lógicos Programáveis - Kamila Rose da Silva, IFSC

Aula 2 (14 Fev)

• Introdução aos dispositivos lógicos programáveis:

• Conceito, tipos de PLDs

• SPLD: PAL, PLA e GAL
• CPLDs

Exemplos de PLDs

Figura 1.1 - Macrobloco do PLD EP300 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf Figura 1.3 - Architetura do PLD EP1800 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf FONTE: Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html

Ver In the beginning - ALTERA

Ver ALTERA history

Ver pag. 413 a 422 de

Ver pag. 495 a 499 de

• Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O

• Conhecendo os dispositivos lógicos programáveis

• Vizualização no Chip Planner de um projeto. (importante todos alunos terem acesso a IFSC-CLOUD

Ver pag. 419 a 431 de

Ver pag. 499 a 501 de

Ver pag. 418 a 429 de

Aula 3 (17 Fev)

• Fabricantes de DLPs/FPGAs e familias de DLPs atuais.

• ALTERA - Stratix, Arria, Cyclone, Max
• Xilinx - Virtex, Kintex, Artix, Zynq (SoC)
• Microsemi - Igloo
• Lattice - ECP, iCE, Mach

• Preços

• ALTERA, ARROW,Digikey

• Historia, processo de produção dos chips.

• A Brief History of the Fabless Semiconductor Industry
• Taiwan Semiconductor Manufacturing Corporation (TSMC), [http://www.globalfoundries.com/ GLOBALFOUNDRIES
• Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free
• 14nm FinFET Technology, Samsung & Globalfounfries, Funcionamento do FinFET, Produção do FinFET, [1]
• Processo de fabricação de um chip

1.2 Unidade 2

Aula 4 (20 Fev) - Introdução ao VHDL e ambiente EDA - QUARTUS

• Estrutura do código VHDL

• Declaração das bibliotecas e pacotes LIBRARY / PACKAGE

library library_name;
use library_name.package)name.all;

• ENTITY

entity entity_name is
  [generic (
    cons_name1: const_type const_value;
    cons_name2: const_type const_value;
    ...
    cons_nameN: const_type const_value);]
  [port (
    signal_name1: mode signal_type;
    signal_name2: mode signal_type;
    ...
    signal_nameN: mode signal_type);]
  [declarative_part]
[begin
  statement_part]
end [entity] [entity_name];

• ARCHITECTURE

architecture arch_name of entity_name is
  [declarative_part]
begin
  statement_part
end [architecture] [arch_name];

• Exemplo - Declaração de uma porta NAND em VHDL

library std;
use std.standard.all;

entity nand_gate is
	port (a, b: in bit; x: out bit);
end entity;

architecture nome_arch of nand_gate is
begin
	x <= a nand b;
end architecture;

• Exemplo 2.2 (VHDL) - programação de um flip-flop

 -- Declaração das bibliotecas e pacotes
 LIBRARY ieee;
 USE ieee.std_logic_1164.all;

 -- Especificação de todas as entradas e saídas do circuito
 ENTITY flip_flop IS
  PORT (d, clk, rst: IN STD_LOGIC;
   q: OUT STD_LOGIC);
 END;
  
 -- Descrição de como o circuito deve funcionar
 ARCHITECTURE flip_flop OF flip_flop IS
 BEGIN
  PROCESS (clk, rst)
  BEGIN
   IF (rst='1') THEN
    q <= '0';
   ELSIF (clk'EVENT AND clk='1') THEN
    q <= d;
   END IF;
  END PROCESS;
 END;

• Após a criação do projeto em VHDL utilizando a descrição de hardware acima, compile o código VHDL.
• Use o RTL Viewer para ver a descrição RTL do circuito.

Figura 2.2 - Código RTL do Exemplo 2.2

• Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8)

Figura 2.3 - Technology Map do Exemplo 2.2

• Abra o Chip Planner e observe no Node Properties como esse circuito é conectado dentro do dispositivo FPGA selecionado

Figura 2.4 - Chip Planner do Exemplo 2.2

• Realizar as simulações funcional e temporal do circuito
• Modifique o circuito para que ele passe a ter 16 flip-flops, e realize as simulações funcional e temporal do circuito.

Aula 5 (21 Fev) - Introdução ao VHDL e ambienta EDA - QUARTUS

• Estrutura do código VHDL

• Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador

Realizar as simulações funcional e temporal do circuito

Observar o "Technology Map" e o "RTL" do circuito

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;

 ENTITY registered_comp_add IS
  PORT (clk: IN STD_LOGIC;
   a, b: IN INTEGER RANGE 0 TO 7;
   reg_comp: OUT STD_LOGIC;
   reg_sum: OUT INTEGER RANGE 0 TO 15);
 END;

 ARCHITECTURE circuit OF registered_comp_add IS
  SIGNAL comp: STD_LOGIC;
  SIGNAL sum: INTEGER RANGE 0 TO 15;
 BEGIN
  comp <= '1' WHEN a>b ELSE '0';
  sum <= a + b;
  PROCESS (clk)
  BEGIN
   IF (clk'EVENT AND clk='1') THEN
    reg_comp <= comp;
    reg_sum <= sum;
   END IF;
  END PROCESS;
 END;

Acrescente saídas para o sinal sum e para o sinal comp, de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal.

Figura 2.5 - Código RTL do Exemplo 2.3

Para conhecer melhor o ambiente do simulador QSIM veja Arquivo:Quartus II Simulation.pdf da ALTERA.

Ver pag. 3 a 24 de

1.3 Unidade 3

1.3.1 ATUAL

Aula 5 (25 Ago)

• Tipos de Dados em VHDL.

• Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE.
• Palavra chave OTHERS

Ver pag. 31 a 35 de

• Bibliotecas padrão IEEE (std_logic_1164, numeric_std).

• ATENÇÃO!!! Não use as bibliotecas que não são padrão (std_logic_arith, std_logic_unsigned, std_logic_signed)

• Classificação dos tipos de dados.
• Tipos de dados: BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING, STD_(U)LOGIG, STD_(U)LOGIG_VECTOR

• Exemplo 3.1 Buffer Tri-state
• Exemplo 3.2 Circuito com Saida "don't care"

Ver pag. 39 a 51 de

2 Avaliações

• Avaliação A1 - Unidade 2 a 4 (XX/XX/2017) - Local: Lab Redes I.
• Avaliação A2 - Unidade 5 a 7 (XX/XX/2017) - Local: Lab Redes I.

As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD. Dica use também como fonte de consulta os templates do Quartus.

• Recuperação R1-2 - Unidade 2 a 7 (XX/XX/2017) - Local: Lab Redes I.

Ao final das avaliações o aluno deverá enviar para o email moecke AT ifsc.edu.br com os arquivos solicitados.

• Entrega dos Atividades Extraclasse ao longo do semestre AE1 a AE(N-1). Os prazos serão indicados aqui na Wiki
• Projeto Final APF (XX/XX/2017).

3 Referências Bibliográficas:

Curso de Engenharia de Telecomunicações