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| = Síntese de Sistemas de Telecomunicações: Diário de Aula 2014-1 =
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| '''Professor:''' [[Roberto de Matos]]
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| <br>'''Encontros:''' 2ª e 3ª feira às 13:30
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| <br>'''Atendimento paralelo:''' 2ª feira das 15:40 às 17:30.
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| * [[Síntese de Sistemas de Telecomunicações |Plano de Ensino]]
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| == Assuntos trabalhados ==
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| *[[Introdução aos dispositivos lógicos programáveis]]
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| *[[Introdução à tecnologia FPGA ]]
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| *[[Introdução a linguagem VHDL]]
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| == Apoio Desenvolvimento ==
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| *[http://www.altera.com/education/univ/materials/boards/de2-115/unv-de2-115-board.html Página DE2-115 (Manual, QSF)]
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| <!--
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| <syntaxhighlight lang=text>
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| killall jtagd
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| sudo vim /etc/udev/rules.d/51-usbblaster.rules
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| SUBSYSTEM=="usb", ENV{DEVTYPE}=="usb_device", ATTRS{idVendor}=="09fb", ATTRS{idProduct}=="6001", MODE="0666"
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| sudo groupadd usbblaster
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| sudo usermod -a -G usbblaster aluno
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| sudo usermod -a -G usbblaster root
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| sudo chown root:usbblaster /etc/udev/rules.d/51-usbblaster.rules
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| sudo udevadm control --reload-rules
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| </syntaxhighlight>
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| *Resolve problema Modelsim
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| sudo apt-get install gnome-session-fallbac
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| -->
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| == Slides ==
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| *[[Media:Sst-intro.pdf|Slides de Introdução]]
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| *[[Media:Sst-lab1_esquematico_fluxo_quartus.pdf|Fluxo de Projeto Quartus]]
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| *[[Media:Sst-lab2_VHDL_fluxo_quartus.pdf|Introdução à Linguagem VHDL]]
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| *[[Media:Sst-lab3_componentes.pdf|Componentes em VHDL]]
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| *[[Media:sst-lab4_mux_decode.pdf|Mux e Decode]]
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| = 10/02: Apresentação =
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| * Apresentação do professor.
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| * Apresentação dos alunos: Nome, perfil, preferências, etc.
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| * Apresentação da disciplina: conteúdo, bibliografia e avaliação.
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| * Aula Introdutória:
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| ** Por que dispositivos lógicos programáveis?
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| ** Histórico
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| = 11/02: Desenvolvimento com PLDs =
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| * Famílias de Componentes Lógicos Programáveis
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| * Arquitetura dos FPGAS
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| * Introdução ao Fluxo de Projeto do Quartus
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| = 17/02: Laboratório Quartus =
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| * Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
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| * Exercício: Projeto, Simulação e Teste do [http://en.wikipedia.org/wiki/Adder_(electronics) meio-somador]
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| = 18/02: Introdução à Linguagem VHDL =
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| * Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
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| * Apresentação da Linguagem VHDL
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| * Conceitos de entidade (entity) e arquitetura (architecture)
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| = 24/02: Linguagem VHDL =
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| == Exemplos VHDL (Entity e Architecture) ==
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| * Meio Somador
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| * LCD and Switch
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| ==Componentes (COMPONENT, PORT MAP)==
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| *Sintaxe Simplificada:
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| ;:<syntaxhighlight lang=vhdl>
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| --Declaração----------------------------------------------------------
| |
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| |
| COMPONENT component_name [IS]
| |
| [GENERIC (
| |
| const_name: const_type := const_value;
| |
| ...);]
| |
| PORT (
| |
| port_name: port_mode signal_type;
| |
| ...);
| |
| END COMPONENT [component_name];
| |
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| |
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| |
| --Instanciação----------------------------------------------------------
| |
|
| |
| label: [COMPONENT] component_name [GENERIC MAP (generic_list) ] PORT MAP (port_list);
| |
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| </syntaxhighlight>
| |
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| |
| *Exemplo:
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| ;:<code>
| |
| --Declaração----------------------------------------------------------
| |
|
| |
| COMPONENT nand_gate IS
| |
| PORT ( a, b: IN STD_LOGIC;
| |
| c: OUT STD_LOGIC);
| |
| END COMPONENT;
| |
|
| |
|
| |
| --Instanciação---------------------------------------------------------
| |
|
| |
| nand1: nand_gate PORT MAP (x, y, z); --mapeamento posicional
| |
| nand2: nand_gate PORT MAP (a=>x, b=>y, c=>z); --mapeamento nominal
| |
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| </syntaxhighlight>
| |
|
| |
| *Exemplo GENERIC:
| |
| ;:<code>
| |
| --Declaração----------------------------------------------------------
| |
|
| |
| COMPONENT xor_gate IS
| |
| GENERIC (N: INTEGER := 8);
| |
| PORT ( a: IN STD_LOGIC(1 TO N);
| |
| b: OUT STD_LOGIC);
| |
| END COMPONENT;
| |
|
| |
|
| |
| --Instanciação----------------------------------------------------------
| |
|
| |
| xor1: xor_gate GENERIC MAP (16) PORT MAP (x, y); --map. posicional
| |
| xor2: xor_gate GENERIC MAP (N=>16) PORT MAP (a=>x, b=>y); --map. nominal
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| </syntaxhighlight>
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| = 10/03: Código Concorrente (WHEN, SELECT) =
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| |
| == WHEN ==
| |
| *Sintaxe Simplificada:
| |
| ;:<code>
| |
| signal_name <=
| |
| value_expr_1 when boolean_expr_1 else
| |
| value_expr_2 when boolean_expr_2 else
| |
| value_expr_3 when boolean_expr_3 else
| |
| ...
| |
| value_expr_n
| |
| </syntaxhighlight>
| |
|
| |
| *Exemplo:
| |
| ;:<code>
| |
| x <= a when (s="00") else
| |
| b when (s="01") else
| |
| c when (s="10") else
| |
| d;
| |
| </syntaxhighlight>
| |
|
| |
| == SELECT ==
| |
| *Sintaxe Simplificada:
| |
| ;:<code>
| |
| with select_expression select
| |
| signal_name <= value_expr_1 when choice_1,
| |
| value_expr_2 when choice_2,
| |
| value_expr_3 when choice_3,
| |
| ...
| |
| value_expr_n when choice_n;
| |
| </syntaxhighlight>
| |
|
| |
| *Exemplo:
| |
| ;:<code>
| |
| with s select
| |
| x <= "0001" when "00",
| |
| "0010" when "01",
| |
| "0011" when "10",
| |
| "0100" when others;
| |
| </syntaxhighlight>
| |
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| == Exercícios ==
| |
| * Implementação MUX comportamental e estrtural
| |
| * Verificação
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| = 10/03: Exercícios: Decode 7-seg e UPC =
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| |
| ==Decode 7-seg==
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| |
| * Implementação Decode IFSC:
| |
| ;:<code>
| |
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| |
| entity decodIFSC is
| |
| port (C: in std_logic_vector(2 downto 0);
| |
| F: out std_logic_vector(6 downto 0)
| |
| );
| |
| end decodIFSC;
| |
|
| |
| architecture decod_bhv of decodIFSC is
| |
| Begin
| |
| with C select
| |
| F <= "1001111" when "000", -- I
| |
| "0001110" when "001", -- F
| |
| "0010010" when "010", -- S
| |
| "1000110" when "011", -- C
| |
| "1111111" when others;
| |
| end decod_bhv;
| |
|
| |
| </syntaxhighlight>
| |
|
| |
|
| |
| * "Virtual Function" em arquivo *.do:
| |
| ;:<code>
| |
|
| |
| vlib work
| |
| vcom -93 -work work {../../decodIFSC.vhd}
| |
| vsim work.decodifsc
| |
|
| |
| virtual type {{0b1001111 seg_I} {0b0001110 seg_F} {0b0010010 seg_S} {0b1000110 seg_C} {0b1111111 seg_others}} d7seg_ifsc_type
| |
|
| |
| virtual function {(d7seg_ifsc_type)/decodIFSC/F} display_virtual
| |
|
| |
| add wave -position end sim:/decodifsc/C
| |
| add wave -position end sim:/decodifsc/F
| |
| add wave display_virtual
| |
|
| |
| force -freeze sim:/decodifsc/C 000 0
| |
| run
| |
| force -freeze sim:/decodifsc/C 001 0
| |
| run
| |
| force -freeze sim:/decodifsc/C 010 0
| |
| run
| |
| force -freeze sim:/decodifsc/C 011 0
| |
| run
| |
| force -freeze sim:/decodifsc/C 100 0
| |
| run
| |
| </syntaxhighlight>
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| |
| ==UPC: Unidade de Processamento Combinacional==
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| [[imagem:diagrama_upc2.png|600px|center]]
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| = 31/03: Não Houve Aula - Reunião Inova Telecom =
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| = 07/04: Prova Combinacional =
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| Desenvolver um projeto hierárquico com módulos em VHDL que implemente o circuito abaixo. Esse circuito controla 3 canais de áudio com prioridade. Os canais de áudio são “simulados” por chaves. A ordem decrescente de prioridade das entradas é A, B e C. O bloco de prioridade deve selecionar (SelOut) corretamente a entrada do MUX que deve ser chavetada para saída. Além disso, a saída F deve mostrar nos LEDs a saída selecionada. O decodificador de 7 segmentos deve decodificar a saída SelOut e mostrar no display “A”, “b” ou “C”, dependendo da saída selecionada.
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| |
| Todos os módulos devem ter arquivos de teste (*.do), inclusive o topo. O teste do decodificador deve incluir um “virtual type” para simplificar a simulação.
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| [[imagem:priority.png|600px|center]]
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| == CESUP ==
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| [https://docs.google.com/forms/d/1C4aY81UxvwRzU4WIF8oRPJ5Y6uyessPq_Z3yijEh6s8/viewform Cesup]
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| = 14/04: Código Seqüencial =
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| *Conceito de Variável
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| *Variável vs. Signal
| |
| *Estruturas de Controle
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| |
| ==Variável vs. Sinal==
| |
| :<code>
| |
| library ieee;
| |
| use ieee.std_logic_1164.all;
| |
|
| |
| entity sig_var is
| |
| port( d1: in std_logic;
| |
| res1, res2: out std_logic);
| |
| end sig_var;
| |
|
| |
| architecture behv of sig_var is
| |
| signal sig_s1: std_logic;
| |
| begin
| |
|
| |
| proc1: process(d1)
| |
| variable var_s1: std_logic;
| |
| begin
| |
| var_s1 := d1;
| |
| res1 <= var_s1;
| |
| end process;
| |
|
| |
| proc2: process(d1)
| |
| begin
| |
| sig_s1 <= d1;
| |
| res2 <= sig_s1;
| |
| end process;
| |
|
| |
| end behv;
| |
| </syntaxhighlight>
| |
|
| |
| ==Estruturas de Controle==
| |
| === IF ===
| |
| *Sintaxe Simplificada:
| |
| :<code>
| |
| [ label: ] if condition1 then
| |
| sequence-of-statements
| |
| elsif condition2 then \_ optional
| |
| sequence-of-statements /
| |
| elsif condition3 then \_ optional
| |
| sequence-of-statements /
| |
| ...
| |
|
| |
| else \_ optional
| |
| sequence-of-statements /
| |
| end if [ label ] ;
| |
| </syntaxhighlight>
| |
|
| |
| *Exemplo:
| |
| :<code>
| |
| if a=b then
| |
| c:=a;
| |
| elsif b<c then
| |
| d:=b;
| |
| b:=c;
| |
| else
| |
| do_it;
| |
| end if;
| |
| </syntaxhighlight>
| |
|
| |
| === LOOP ===
| |
| *Sintaxe Simplificada:
| |
| :<code>
| |
| [ label: ] loop
| |
| sequence-of-statements -- use exit statement to get out
| |
| end loop [ label ] ;
| |
|
| |
| [ label: ] for variable in range loop
| |
| sequence-of-statements
| |
| end loop [ label ] ;
| |
|
| |
| [ label: ] while condition loop
| |
| sequence-of-statements
| |
| end loop [ label ] ;
| |
| </syntaxhighlight>
| |
|
| |
| *Exemplo:
| |
| :<code>
| |
| loop
| |
| input_something;
| |
| exit when end_file;
| |
| end loop;
| |
|
| |
| for I in 1 to 10 loop
| |
| AA(I) := 0;
| |
| end loop;
| |
|
| |
| while not end_test loop
| |
| input_something;
| |
| end loop;
| |
| </syntaxhighlight>
| |