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| = Síntese de Sistemas de Telecomunicações: Diário de Aula 2014-1 =
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| '''Professor:''' [[Roberto de Matos]]
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| <br>'''Encontros:''' 2ª e 3ª feira às 13:30
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| <br>'''Atendimento paralelo:''' 2ª feira das 15:40 às 17:30.
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| * [[Síntese de Sistemas de Telecomunicações |Ementa e referências bibliográficas]]
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| == Assuntos trabalhados ==
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| *[[Introdução aos dispositivos lógicos programáveis]]
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| *[[Introdução à tecnologia FPGA ]]
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| *[[Introdução a linguagem VHDL]]
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| == Apoio Desenvolvimento ==
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| *[http://www.altera.com/education/univ/materials/boards/de2-115/unv-de2-115-board.html Página DE2-115 (Manual, QSF)]
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| <syntaxhighlight lang=text>
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| killall jtagd
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| sudo vim /etc/udev/rules.d/51-usbblaster.rules
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| SUBSYSTEM=="usb", ENV{DEVTYPE}=="usb_device", ATTRS{idVendor}=="09fb", ATTRS{idProduct}=="6001", MODE="0666"
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| sudo groupadd usbblaster
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| sudo usermod -a -G usbblaster aluno
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| sudo usermod -a -G usbblaster root
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| sudo chown root:usbblaster /etc/udev/rules.d/51-usbblaster.rules
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| sudo udevadm control --reload-rules
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| </syntaxhighlight>
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| *Resolve problema Modelsim
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| sudo apt-get install gnome-session-fallbac
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| -->
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| == Slides ==
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| *[[Media:Sst-intro.pdf|Slides de Introdução]]
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| *[[Media:Sst-lab1_esquematico_fluxo_quartus.pdf|Fluxo de Projeto Quartus]]
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| *[[Media:Sst-lab2_VHDL_fluxo_quartus.pdf|Introdução à Linguagem VHDL]]
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| *[[Media:Sst-lab3_componentes.pdf|Componentes em VHDL]]
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| = 10/02: Apresentação =
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| * Apresentação do professor.
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| * Apresentação dos alunos: Nome, perfil, preferências, etc.
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| * Apresentação da disciplina: conteúdo, bibliografia e avaliação.
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| * Aula Introdutória:
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| ** Por que dispositivos lógicos programáveis?
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| ** Histórico
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| = 11/02: Desenvolvimento com PLDs =
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| * Famílias de Componentes Lógicos Programáveis
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| * Arquitetura dos FPGAS
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| * Introdução ao Fluxo de Projeto do Quartus
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| = 17/02: Laboratório Quartus =
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| * Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
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| * Exercício: Projeto, Simulação e Teste do [http://en.wikipedia.org/wiki/Adder_(electronics) meio-somador]
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| = 18/02: Introdução à Linguagem VHDL =
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| * Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
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| * Apresentação da Linguagem VHDL
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| * Conceitos de entidade (entity) e arquitetura (architecture)
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| = 24/02: Linguagem VHDL =
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| == Exemplos VHDL (Entity e Architecture) ==
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| * Meio Somador
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| * LCD and Switch
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| ==Componentes (COMPONENT, PORT MAP)==
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| *Sintaxe Simplificada:
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| ;:<syntaxhighlight lang=vhdl>
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| --Declaração----------------------------------------------------------
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| COMPONENT component_name [IS]
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| [GENERIC (
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| const_name: const_type := const_value;
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| ...);]
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| PORT (
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| port_name: port_mode signal_type;
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| ...);
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| END COMPONENT [component_name];
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| --Instanciação----------------------------------------------------------
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| label: [COMPONENT] component_name [GENERIC MAP (generic_list) ] PORT MAP (port_list);
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| </syntaxhighlight>
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| *Exemplo:
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| ;:<code>
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| --Declaração----------------------------------------------------------
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| COMPONENT nand_gate IS
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| PORT ( a, b: IN STD_LOGIC;
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| c: OUT STD_LOGIC);
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| END COMPONENT;
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| --Instanciação---------------------------------------------------------
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| nand1: nand_gate PORT MAP (x, y, z); --mapeamento posicional
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| nand2: nand_gate PORT MAP (a=>x, b=>y, c=>z); --mapeamento nominal
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| </syntaxhighlight>
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| *Exemplo GENERIC:
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| ;:<code>
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| --Declaração----------------------------------------------------------
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| COMPONENT xor_gate IS
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| GENERIC (N: INTEGER := 8);
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| PORT ( a: IN STD_LOGIC(1 TO N);
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| b: OUT STD_LOGIC);
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| END COMPONENT;
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| --Instanciação----------------------------------------------------------
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| xor1: xor_gate GENERIC MAP (16) PORT MAP (x, y); --map. posicional
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| xor2: xor_gate GENERIC MAP (N=>16) PORT MAP (a=>x, b=>y); --map. nominal
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| </syntaxhighlight>
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