DLP29007-2018-2: histórico de edições

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atuant 14h51min14h51min de 27 de julho de 2021 Roberto.matos discussão contribs 7 851 bytes −2 430 Sem resumo de edição

atuant 15h01min15h01min de 30 de novembro de 2018 127.0.0.1 discussão 10 281 bytes +21 →26/11/2018 - FSM (cont.)
atuant 14h53min14h53min de 30 de novembro de 2018 127.0.0.1 discussão 10 260 bytes +60 Sem resumo de edição
atuant 14h51min14h51min de 30 de novembro de 2018 Roberto.matos discussão contribs 10 200 bytes +187 Sem resumo de edição

atuant 14h22min14h22min de 23 de novembro de 2018 127.0.0.1 discussão 7 306 bytes +621 →Aula 20 (29/10/2018) – Implementação Relógio (cont.)

atuant 16h00min16h00min de 29 de outubro de 2018 127.0.0.1 discussão 6 685 bytes +66 →Aula 19 (26/10/2018) – Implementação Relógio (cont.)

atuant 16h54min16h54min de 5 de outubro de 2018 Roberto.matos discussão contribs 5 769 bytes +1 165 →Aula 15 (01/10/2018) – Eficiência de Circuitos Sequenciais (cont.)
atuant 15h49min15h49min de 5 de outubro de 2018 127.0.0.1 discussão 4 604 bytes +510 →Aula 14 (01/10/2018) – Eficiência de Circuitos Sequenciais

atuant 17h12min17h12min de 1 de outubro de 2018 127.0.0.1 discussão 4 094 bytes +101 →Aula 14 (01/10/2018) – Eficiência de Circuitos Sequenciais
atuant 16h48min16h48min de 1 de outubro de 2018 127.0.0.1 discussão 3 993 bytes +204 →Aula 14 (01/10/2018) – Eficiência de Circuitos Sequenciais
atuant 16h31min16h31min de 1 de outubro de 2018 127.0.0.1 discussão 3 789 bytes −105 →Aula 14 (01/10/2018) – Eficiência de Circuitos Sequenciais
atuant 16h31min16h31min de 1 de outubro de 2018 127.0.0.1 discussão 3 894 bytes +1 135 →Aula 13 (21/09/2018) – Eficiência de Circuitos Combinacionais (cont.)

atuant 17h25min17h25min de 14 de setembro de 2018 127.0.0.1 discussão 2 477 bytes +109 →Aula 10 (14/09/2018) – Eficiência de Circuitos Combinacionais
atuant 16h54min16h54min de 14 de setembro de 2018 127.0.0.1 discussão 2 368 bytes +126 →Aula 10 (10/09/2018) – Eficiência de Circuitos Combinacionais (Aula Extra)

atuant 15h04min15h04min de 10 de setembro de 2018 127.0.0.1 discussão 2 242 bytes +1 →Aula 9 (03/09/2018) – Síntese do VHDL

Disponível em “https://wiki.sj.ifsc.edu.br/index.php/DLP29007-2018-2”