Ponto Fixo - Pedroni-VHDL

Código VHDL

--Book: PedroniVHDL/57
--8 bits
--------------------------------------
LIBRARY ieee_proposed;
USE ieee_proposed.fixed_pkg.all;
--------------------------------------
ENTITY fixed IS
	 PORT (a, b: IN SFIXED(3 DOWNTO -3);
	 x: OUT SFIXED(4 DOWNTO -3);
	 y: OUT SFIXED(7 DOWNTO -6));
 END ENTITY;
 --------------------------------------
ARCHITECTURE fixed OF fixed IS
	 BEGIN
	 x <= a + b;
	 y <= a * b;
END ARCHITECTURE;
--------------------------------------

Testbench

• Código
• Resultado (print)

Simulações

Nº Bits	ALMs	Delay	Potência (mW)
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