Op. Lógico - Pedroni

Código VHDL

--Pedroni - 491
--8 bits:
library ieee;
use ieee.std_logic_1164.all;

entity add_sub is

	generic (n: integer := 8);
	port(a,b : in integer range 0 to 2**n-1;
		sub : out integer range 0 to 2**n-1);	
		
end entity;

architecture structure of add_sub is
	begin
		sub <= a - b;
end architecture;

Testbench

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Simulações

Nº Bits	ALMs	Delay	Potência (mW)
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