DIG222802 AULA02

Flip-Flops

Os flip-flops são elementos de circuito que podem apresentar em seu funcionamento apenas dois estados estáveis. Não existem estados intermediários entre estes dois estados. A aplicação de um sinal de entrada pode mudar o dispositivo de um estado para outro e como a qualquer momento podemos saber qual é o estado em que ele se encontra, é possível considerar este circuito como uma memória capaz de armazenar um bit.

O flip-flop é o elemento básico das chamadas memórias estáticas. Existem diversos tipos de flip-flops encontrados nos circuitos digitais comerciais.

Tipo RS

O Flip-Flop R-S (Reset e Set) funciona da seguinte maneira:

O flip-flop R-S tem duas saídas representadas por Q e Q\, assim, na condição inicial estável Q estará no nível baixo (0) e Q\ estará no nível alto (1). O processo que leva o flip-flop a este estado inicial pronto para funcionar é muito rápido, não demorando mais do que alguns microssegundos. Quando o flip-flop se encontra na situação indicada, com Q=0 e Q\=1, dizemos que ele se encontra "setado". A Figura 1 mostra o símbolo utilizado pelo Flip-Flop RS com clock.

Figura 1 - Flip-Flop RS com clock.

Assim, estando o flip-flop na condição indicada, se desejarmos mudar o estado, aplicamos o pulso na entrada SET, ficando Q=1 e Q\=0. Assim, estando o flip-flop na condição indicada, se desejarmos mudar o estado, aplicamos o pulso na entrada RESET, logo as saídas mudam para Q=0 e Q\=1. A Figura 2 mostra os diagramas de tempo para um FF R-S com clock.

Figura 2 - Diagrama de tempos para o Flip-Flop RS com entrada de clock.

Se a mudança de estado ou disparo (gatilho) ocorre quando o sinal de clock passa de 0 para 1, os flip-flops são denominados "positive edge-triggered", enquanto que, se o disparo ocorre quando o clock vai do nível 1 para 0, ou seja, na queda do nível lógico, os flip-flops são chamados de "negative edge-triggered". Neste tipo de circuito é muito importante levar em conta, num projeto de maior velocidade, os tempos em que todo o processo ocorre. Assim, partindo do diagrama de tempos da Figura 3, vemos que a saída do flip-flop só completa sua mudança de estado depois de um certo tempo, do pulso de clock ter sido aplicado.

Figura 3 - Tempos do flip-flop R-S.

Dois tempos são importantes neste tipo de circuito.

• tH: Hold Time ou Tempo de Manutenção é o tempo em que a entrada

deve permanecer ainda no circuito para que seu nível lógico seja reconhecido pelo flip-flop.

• tS: Setup Time ou tempo em que a entrada do flip-flop deve permanecer

no estado desejado antes da transição do clock que vai provocar a mudança de estado do circuito.

Tipo D

O Flip-Flop tipo D funciona da seguinte maneira: Quando houver variação do clock, o valor guardado na saída do flip-flop será igual ao valor da entrada D (dados) naquele momento.

O circuito do flip-flop do tipo D pode ser construído a partir do circuito do flip-flop RS controlado, basta adicionar uma porta inversora entre R e S fazendo com que as entradas sempre sejam invertidas uma da outra. Desse modo não vamos ter R=0 e S=0 ou R=1 e S=1 o que evita o chamado "estado proibido". A Figura 4 mostra essa configuração.

Figura 4 - Circuito do flip-flop tipo D utilizando o RS controlado.

FF D

D	Q
0	0
1	1

Observe que pelo fato do flip-flop tipo D possuir apenas uma entrada faz com que a sua tabela verdade possua somente duas linhas, já que com uma entrada são possíveis apenas dois valores 0 ou 1. O C, de controle, na verdade se transforma em clock (CK) nas distribuições comerciais, além do possuir preset (PR) e clear (CLR). A Figura 5 apresenta um flip-flop tipo D com preset e clear ativos pela borda de subida do clock (a) e borda de descida do clock (b).

Figura 5 -Flip-flop tipo D com preset e clear ativos pela: (a) borda de subida e (b) borda de descida do clock.

Tipo JK

No Flip-Flop J-K quando houver variação do clock, o valor guardado no flip-flop será alternado se as entradas J e K forem iguais a 1 e será mantido se ambas forem iguais a 0. No caso de serem diferentes, então o valor se tornará 1 se a entrada J (Jump) for 1 e será 0 se a entrada K (Kill) for 1. A Figura 6 mostra o símbolo utilizado para o flip-flop JK.

Figura 6 - Flip-flop JK com preset e clear.

FF JK

J	K	Q
0	0	Q
0	1	0
1	0	1
1	1	Q\

O flip-flop J-K aprimora o funcionamento do flip-flop RS interpretando a condição S = R = 1 (proibido) como um comando de inversão.

Especificamente, a combinação J = 1, K = 0 é um comando para ativar (set) a saída do flip-flop. A combinação J = 0, K = 1 é um comando para desativar (reset) a saída do flip-flop; e a combinação J = K = 1 é um comando para inverter o flip-flop, trocando o sinal de saída pelo seu complemento.

Tipo T

Assim como se modifica o flip-flop R-S colocando um porta inversora entre as entradas R e S para criar o flip-flop tipo D, podemos fazer um curto-circuito entre J e K e o flip-flop J-K se torna um flip-flop T. A Figura 7 apresenta como transformar um flip-flop do tipo JK em tipo T.

Figura 7 - Transformando flip-flip JK em T.

FF T

T	Q
0	Q
1	Q\

O flip-flop tipo T funciona da seguinte forma: Quando houver variação do clock, o valor guardado no flip-flop será alternado ou mantido dependendo se o valor na entrada T (Toggle) for 1 ou 0. Assim, quando T=1 a saída vai para Q\ e quando T=0 a saída permanece como estava.

Laboratório 1

O primeiro experimento da turma de Digital 2 da Engenharia vai ser realizado na LabELETRO entre 16h às 17h45min. Está dividido em duas etapas: A primeira trata-se de testar o funcionamento de um latch RS controlado feito a partir das portas lógicas AND (E) e NOR (NOU) comprovando a tabela verdade. A segunda etapa é testar o funcionamento dos flip-flops D na configuração mestre-escravo também comprovando a tabela verdade.

Parte I

Objetivo

Testar o funcionamento de um circuito latch RS controlado, feito a partir das portas lógicas AND (E) e NOR (NOU) como mostra a Figura 8.

Figura 8 - Latch RS controlado.

Tabela Verdade

C	R	S	Q
0	X	X	Qa
1	0	0	Qa
1	0	1	1
1	1	0	0
1	1	1	proibido

• Qa: saída do estado anterior.

Procedimento

1. Formar as 8 equipes com 2 ou 3 integrantes;
2. Desenhar as ligações já utilizando o esquemático dos CIs;
3. Montar o circuito na banca digital, os CIs devem ficar com chanfro voltado para cima;
   1. Fazer a ligação de VCC e GND;
   2. Fazer a ligação de PR\ (preset) e CLR\ (clear) em VCC ou numa chave. Lembrando que são ativos baixos;
   3. Fazer a ligação entre as portas lógicas dos circuitos integrados;
   4. Fazer a ligação de R, S e C com chaves seletoras;
   5. Fazer a ligação das Saídas Q e Q\ aos LEDs;
4. Testar a tabela verdade.

Parte II

Objetivo

Testar o funcionamento de um Flip-flop D na configuração mestre–escravo a partir do CI 7474 e uma porta inversora. O circuito a ser montado pode ser visto na Figura 9.

Figura 9 - Flip-flop tipo D na configuração mestre–escravo.

FF tipo D

D	Q	Q\
0	0	1
1	1	0

Procedimento

1. Mesmas equipes;
2. Desenhar as ligações já utilizando o esquemático dos CIs;
3. Montar o circuito na banca digital, os CIs devem ficar com chanfro voltado para cima;
   1. Fazer a ligação de VCC e GND
   2. Fazer a ligação de PRE e CLR nas chaves seletoras.
   3. Fazer a ligação entre as FF passando pela inversora
   4. Fazer a ligação de D e Clock com chaves seletoras
   5. Fazer a ligação das Saídas Qm e Qs aos LEDs
4. Construir a tabela verdade para Qm e Qs a partir da simulação dos pulsos de clock (ligar e desligar a chave).
5. Ligar o clock a uma frequência de 1Hz e ver o que acontece.

Material Utilizado

1. CI 7402 (NOR) (Figura 10)
2. CI 7404 (INV) (Figura 11)
3. CI 7408 (AND) (Figura 12)
4. CI 7474 (FF tipo D) (Figura 13)
5. fios diversos
6. bancada digital

Circuitos

Figura 10 - Esquemático do CI 7402 - Portas NOR.

Figura 11 - Esquemático do CI 7404 - Portas Inversoras.

Figura 12 - Esquemático do CI 7408 - Portas AND.

Figura 13 - Esquemático do CI 7474 - Dois FF tipo D.

Relatório

O relatório deverá ser entregue até o dia da primeira avaliação (AP1). As equipes que não terminaram as duas partes do experimento, podem fazer somente da parte que foi realizada (RS com controle). O relatório deve ser enviado por meio digital no formato PDF para o endereço douglasars@gmail.com.

Normas para elaboração do relatório

http://wiki.sj.ifsc.edu.br/images/9/9d/Modelo_Relat%C3%B3rio_aula_pratica_DouglasARS.pdf

Nota: Utilizem preferencialmente o LibreOffice Writer e exportem o arquivo PDF ao final (Arquivo >> Exportar como PDF).

Referências

[1] http://www.inf.ufsc.br/~guntzel/isd/isd4.pdf

[2] TOCCI, Ronald J.; WIDMER N. S.; GREGOGRY L. M. Sistemas digitais: princípios e aplicações. São Paulo: Prentice Hall, 2003.

[3] http://www.cburch.com/logisim/docs/2.7/pt/html/libs/mem/flipflops.html

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