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Projetos

Implementação de Sistemas de Telecomunicações Digitais Utilizando Simulink e HDL Coder

Página do projeto:- Implementação de Sistemas de Telecomunicações Digitais Utilizando Simulink e HDL Coder. Professor orientador - Marcos Moecke Reunião Semanal de Orientação - Quinta-feira das 10h30 as 11h45. Orientações Formatar a pagina do projeto baseado em [1] Estudar os PLDs e VHDL (Cap 18 e 19 do Pedroni). Ler o Projeto enviado pelo Email Ler o artigo "FPGA Implementation of a Hybrid Sensorless Control of SMPMSM in the Whole Speed Range" focado na parte do HDL Coder. Para os estudos de VHDL utilizar o software Quartus II, usando o Acesso ao IFSC-CLOUD Seguir o Tutorial da Altera sobre o Quartus II - Programação VHDL Seguir o Tutorial da Altera sobre o Quartus II - Simulação com QSIM Pegar CD para formatar a máquina Aprender a programar o KIT FPGA [2], e configurar o computador [3]. Estudar o Modelsim para utilizar posteriormente na simulação do código VHDl gerado pelo Matlab [4] e [5] Estudar o HDL Coder para matlab [6] - Aula 34 e 35 (9 e 10 jun) Estudar o HDL Coder para Simulink [7], [8]. Criar login na Mathworks. Emprestimos PEDRONI, Volnei A. Circuit Design with VHDL; ed. [S.l]:MIT, 2004. p. ISBN 9780262162241 Kit Educadional DE0-Nano CD instalação do UBUNTU 14.04 64 bits. Lembretes pessoais Ver http://www.mathworks.com/academia/student_center/tutorials/simulink-launchpad.html Ver: http://www.mathworks.com/help/comm/ug/find-blocks-and-system-objects-supporting-hdl-code-generation.html?refresh=true http://www.mathworks.com/matlabcentral/answers/107420-how-can-i-utilize-supported-matlab-functions-and-simulink-blocks-in-hdl-coder-3-3-r2013b http://www.manualslib.com/manual/392939/Matlab-Simulink-Hdl-Coder-1.html?page=418 http://www.mathworks.com/help/hdlcoder/block-support.html Criar uma tabela comparativa entre os blocos Relatórios semanais de atividades Relatórios de agosto Relatório semanal de atividades - 03/08/15 - 07/08/15 Dia 03/08: Formatação da página do projeto Leitura do Cap 18 (Pedroni) Leitura do projeto Estudo complementar baseado em: https://www.youtube.com/watch?v=80slhBSl4VQ&list=PLQ4bYmp0mquJEx7wLG8E8t3Un7GW5Z3pm&index=2 Inicio Cap 19 (Pedroni) Dia 04/08: Continuação do Cap 19 (Pedroni) Estudo complementar baseado em: https://www.youtube.com/watch?v=2usqQE7ZQP8&list=PLQ4bYmp0mquJEx7wLG8E8t3Un7GW5Z3pm&index=5 https://www.youtube.com/watch?v=CpDiyF0GyDs&list=PLQ4bYmp0mquJEx7wLG8E8t3Un7GW5Z3pm&index=6 Roberto d'Amore, VHDL Descrição e Síntese de Circuitos Digitais. 2º edição. Adoção do cronograma de atividades de DLP 1 (2015-1) por organização. Disponível em: Cronograma Dia 05/08: Continuação do Cap 19 (Pedroni) Implementação de circuitos lógicos básicos para fixação de entidade e arquitetura Dia 06/08: Continuação do Cap 19 (Pedroni) Estudo complementar baseado em: http://vhdl.com.br/site/ Dia 07/08: Continuação do Cap 19 (Pedroni) Relatório semanal de atividades - 10/08/15 - 14/08/15 Dia 10/08: ---- Reposição no dia 11 ---- Dia 11/08: Inicio das leituras dos tutorias do Quartus (Via IFSC-CLOUD) Continuação do Cap 19 (Pedroni) Aplicação dos exemplos do capítulo 19 Aplicação de outros circuitos lógicos simples Dia 12/08: Continuação dos tutoriais do Quartus (Via IFSC-CLOUD) Dia 13/08: Continuação dos tutoriais do Quartus (Via IFSC-CLOUD) Dia 14/08: Finalização dos tutoriais do Quartus (Via IFSC-CLOUD) Formatação da máquina Início da programação na FPGA Criação do login na Mathworks Relatório semanal de atividades - 17/08/15 - 21/08/15 Dia 17/08: Leitura do livro "Circuit Design and Simulation with VHDL" Inicio do tutorial do ModelSim [9] Estudo complementar baseado em: https://www.youtube.com/watch?v=Z8whdGa7RtY Dia 18/08: Finalização do tutorial do ModelSim [10] Leituras complementares indicadas em [11] aula 31. Início de leitura do cap 10 do livro "Circuit Design and Simulation with VHDL" Dia 19/08: ---- Reposição no dia 20 ---- Dia 20/08: Criação de um login na Mentor Graphics Estudo do ModelSim baseado em um vídeo da Mentor Graphics [12] Início do tutorial [13] Leitura do quick guide disponível em [14] Início do estudo sobre testbenches (baseado no livro "Circuit Design and Simulation with VHDL") Estudos do dia baseados em: http://www.alterawiki.com/uploads/d/d2/Testbenches_public.pdf http://www.doulos.com/knowhow/perl/testbench_creation/ http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_simulation_test_bench.htm Primeiras impressões da interface do simulink, matlab e HDL coder (via CLOUD) Relatório semanal de atividades - 24/08/15 - 28/08/15 Dia 24/08: Continuação do tutorial [15] Estudo do HDL coder e simulink Dia 25/08: Leitura "Circuit design and simulation with VHDL Estudo baseado em: https://www.youtube.com/watch?v=AnUkGqXcqBI https://www.youtube.com/watch?v=BbEJcXv1Zgc Dia 26/08: Compreender melhor matlab, baseado em: Playlist: https://www.youtube.com/watch?v=wqxwIk3vzkI&index=1&list=PL7CAABC40B2825C8B Tópicos abordados: Getting Started with MATLAB Working in the Development Environment Writing a MATLAB Program Working with Arrays in MATLAB Introducing Structures and Cell Arrays Introducing MATLAB Fundamental Classes (Data Types) Using Basic Plotting Functions Creating a Basic Plot Interactively Leitura do help do simulink Outros tópicos abordados: https://www.youtube.com/watch?v=0UYDLEN7EgM Dia 27/08: Pesquisa de livros úteis para a pesquisa. Organização de metas lembrete: livros a serem discutidos com o professor' MATLAB for Dummies ([16]) ([17]) What Every Engineer Should Know about MATLAB® and Simulink® [18] Dia 28/08: Relatório semanal de atividades - 31/08/15 - 4/09/15 Dia 31/08: Estudo HDL coder Gerar código VHDL usando o simulink. Foi gerado um código simples, simulando uma função transferência de um somador utilizando AmpOp Dia 01/08: Continuação HDL coder Estudo do workflow advisor Conversão para ponto fixo Dia 02/08: HDL coder Dia 03/08: Continuação HDL coder início HDL verifier Pesquisa de blocos exemplo Dia 04/08: Continuação HDL coder continuação HDL verifier Relatório semanal de atividades - 07/09/15 -11/09/15 Dia 07/09: Feriado Dia 08/08: Continuação HDL coder continuação HDL verifier Dia 09/08: Continuação HDL coder continuação HDL verifier Dia 10/08: Continuação HDL coder continuação HDL verifier Gerar TB e simular do vsim Dia 11/08: Continuação Relatório semanal de atividades - 14/09/15 -18/09/15 Dia 14/08: Continuação dos tutoriais e uso do Vsim para simulador os códigos gerados Dia 15/08: Pesquisa sobre Communications System Toolbox Procura de novas literaturas Dia 16/08: Tutoriais Communications System Toolbox Dia 17/08: Estudo sobre Communications System Toolbox http://www.mathworks.com/help/comm/ref/bernoullibinarygenerator.html Relatório semanal de atividades - 21/09/15 -25/09/15 Dia 21/08: Leitura do help sobre suporte HDL coder Simulink Blocos com algum suporte ao HDL coder: Bloco Suporte HDL Coder no MATLAB 2014 Suporte HDL Coder no MATLAB 2015 Blocos suportados MATLAB 2014 Blocos suportados MATLAB 2015 Continuous Não Não - - Dashboard Não Não - - Discontinuities Sim Sim 3 9 Discrete Sim Sim 12 12 Logic and Bit Operations Sim Sim 9 9 Lookup Tables Sim Sim 7 7 Math Operations Sim Sim 30 29 Model Verification Sim Sim 11 11 Model-Wide Utilities Sim Sim 2 2 Ports & Subsystems Sim Sim 9 10 Signal Attributes Sim Sim 6 6 Signal Routing Sim Sim 11 12 Sinks Sim Sim 9 9 Sources Sim Sim 6 6 User-Defined Functions Sim Sim 2 2 Discontinuities Sub-bloco Suporte HDL Coder no MATLAB 2014 Suporte HDL Coder no MATLAB 2015 Backlash Não Sim Coulomb & Viscous Friction Não Sim Dead Zone Não Sim Dead Zone Dynamic Não Sim Hit Crossing Não Sim Quantizer Não Não Rate Limiter Não Não Rate Limiter Dynamic Não Não Relay Sim Sim Saturation Sim Sim Saturation Dynamic Sim Sim Wrap To Zero Não Sim Discrete Sub-bloco Suporte HDL Coder no MATLAB 2014 Suporte HDL Coder no MATLAB 2015 Delay Sim Sim Difference Não Não Discrete Derivative Não Não Discrete Filter Não Não Discrete FIR Filter Sim Sim Discrete PID controller Sim Sim Discrete PID Controller (2D0F) Não Não Discrete State-Space Não Não Discrete Transfer Fcn Sim Sim Discrete Zero-Pole Não Não Discrete-Time Integrator Sim Sim Enabled Delay Não Não First-Order Hold Não Não Memory Sim Sim Resettable Delay Não Não Tapped Delay Sim Sim Transfer Fcn First Order Não Não Transfer Fcn Lead or Lag Não Não Transer Fcn Real Zero Não Não Unit Delay Sim Sim Variable Integer Delay Não Não Zero-Order Hold Sim Sim Existem alguns blocos que só existem para serem usados com o HDL coder. São eles: No MATLAB 2014 e no MATLAB 2015: Unit Delay Unit Delay Enabled Unit Delay Enabled Resettable Unit Delay Resettable Logic and Bit Operations Lookup Tables Math Operations Model Verification Model-Wide Utilities Ports & Subsystems Signal Attributes Signal Routing Sinks Sources User-Defined Functions