Simulação Funcional usando o ModelSim
Essa página descreve os passos a serem realizados para a simulação funcional no ModelSim de um circuito implementado no Quartus Prime 20.1.1, disponibilizados na nuvem do IFSC.
Antes de acessar o simulador, o circuito deve estar descrito em VHDL utilizando o Quartus Prime, e o este deve ser configurado corretamente.
- Passo 1
Digite o seguinte código VHDL ou seu próprio código e após salvar o projeto faça a Analysis & Synthesis [Crtl+k].
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity bin2bcd is
port (
A : in std_logic_vector (6 downto 0);
sd, su : out std_logic_vector (3 downto 0)
);
end entity;
architecture ifsc_v1 of bin2bcd is
signal A_uns : unsigned (6 downto 0);
signal sd_uns, su_uns : unsigned (6 downto 0);
begin
sd <= std_logic_vector(resize(sd_uns, 4));
su <= std_logic_vector(resize(su_uns, 4));
sd_uns <= A_uns/10;
su_uns <= A_uns rem 10;
A_uns <= unsigned(A);
end architecture;
- Passo 2
Verifique se o caminho para o ModelSim está correto [Tools > Options > General > EDA Tools Options]. O campo Modelsim-Altera deve estar com
/opt/intelFPGA/20.1/modelsim_ae/linuxaloem
Figura 1 - EDA Tools Options
- Passo 3
Verifique se o formato do arquivo de simulação no ModelSim está correto [Assigments > Settings.. > General > EDA Tools Settings ]. O campo Formats da linha Simulation deve estar com
VHDL
Figura 2 - EDA Tools Settings
- Passo 4
Execute o Modelsim a partir da IDE do Quartus, [Tools > Run Simulation Tool > RTL Simulation]. O Modelsim deverá abrir uma tela semelhante a mostrada abaixo. No painel Libray, clique na caixa [-] na frente da pasta [work] para mostrar a entity e a architecture.
Figura 3 - Modelsim - tela entrada
AQUI
- Passo 5
Para iniciar o simulador, de um duplo-click sobre o nome da architeture. Abrirá uma nova aba [sim], e o painel de Objects irá mostrar os sinais de entrada, saída e internos do circuito. A tela deverá ficar semelhante a mostrada abaixo.
Figura 4 - Modelsim - tela inicial simulador
