SST20707-2014-2

Síntese de Sistemas de Telecomunicações: Diário de Aula 2014-2

• Professor: Roberto de Matos
• Encontros: 2ª e 3ª feira às 7:30h
• Grupo no Facebook

• Plano de Ensino

Cronograma Semestre 2014-2

Aula Data Horas Conteúdo Recursos 1 04/08 2 Apresentação, Histórico, Introdução a PLDs Lab. Prog. – Aula Expositiva 2 05/08 2 Laboratório Fluxo Quartus (Exemplo: porta AND) Computador, Quartus, Kit 3 11/08 2 Exercício Fluxo Quartus (Meio somador) Computador, Quartus, Kit 4 12/08 2 Introdução à Linguagem VHDL (Entity e Architecture) e a placa DE2-115 (Exemplo: Meio Somador) Computador, Quartus, Kit 5 18/08 2 Exercício LCD em VHDL Computador, Quartus, Kit 6 19/08 2 Projeto hierárquico (Components, Port Map e Generic) e Exercício (componente) Computador, Quartus, Kit 7 25/08 2 Cont. Exercício (componente) Computador, Quartus, Kit 8 26/08 2 Código Concorrente (When, Select), Comportamental e Estrutural (Execício Mux 1-bit e 4-bit) Computador, Quartus, Kit 9 01/09 2 Exercício Mux 1-bit e 4-bit (cont.) Computador, Quartus, Kit 10 02/09 2 Exercício (Modificação Componentes) Computador, Quartus, Kit 11 08/09 2 Simulação (TCL), Exercícios (Decode 7-Seg) e Virtual function (TCL) Computador, Quartus, Kit 12 09/09 2 Exercício Decode (cont.) Computador, Quartus, Kit 13 15/09 2 Exercício UPC Computador, Quartus, Kit 14 16/09 2 Exercício UPC Computador, Quartus, Kit 15 22/09 2 1ª Avaliação – Circuitos Combinacionais em VHD e Fluxo de projeto (Implementação, Simulação e Prototipação) Computador, Quartus, Kit 16 23/09 2 Correção da Avaliação Computador, Quartus, Kit 17 29/09 2 Introdução ao Código Seqüencial (Seq. Vs. Comb., Lista de Sensibilidade) Computador, Quartus, Kit 18 30/09 2 Exercícios (Simulação e Implementação de Circuitos Sequenciais): Registrador e UPC com Reg. Computador, Quartus, Kit 19 06/10 2 Conceito de Variável, Variável vs. Sinal e Estruturas de Controle Computador, Quartus, Kit 20 07/10 2 Exercício: Contador até 10 Computador, Quartus, Kit 21 13/10 2 Exercício: Temporizador 60s Computador, Quartus, Kit 22 14/10 2 Introdução a FSM (1, 2 e 3 processos) e Exemplo (implementação e simulação) Computador, Quartus, Kit 23 20/10 2 Exercícios FSM (contador ASCII) Computador, Quartus, Kit 24 21/10 2 Exercícios FSM (contador ASCII) Computador, Quartus, Kit 28/10 NÃO HAVERÁ AULA: Dia do Servidor Público 25 03/11 2 Exercício UPC FSM Computador, Quartus, Kit 26 04/11 2 Exercício UPC FSM Computador, Quartus, Kit 27 10/11 2 Exercício UPC FSM Computador, Quartus, Kit 28 11/11 2 2ª Avaliação – Circuitos Seqüenciais Computador, Quartus, Kit 29 17/11 2 Correção da Avaliação Computador, Quartus, Kit 30 18/11 2 Aula Recuperação Computador, Quartus, Kit 31 24/11 2 Aula Recuperação Computador, Quartus, Kit 32 25/11 2 Recuperação Final Computador, Quartus, Kit TOTAL 64

• Conceitos

Assuntos trabalhados

• Introdução aos dispositivos lógicos programáveis
• Introdução à tecnologia FPGA
• Introdução a linguagem VHDL

Apoio Desenvolvimento

• Página DE2-115 (Manual, QSF)

Slides

• Slides de Introdução
• Fluxo de Projeto Quartus
• Introdução à Linguagem VHDL
• Componentes em VHDL
• Mux e Decode
• Circuitos Seqüênciais
• Máquinas de Estado

04/08: Apresentação

• Apresentação do professor.
• Apresentação dos alunos: Nome, perfil, preferências, etc.
• Apresentação da disciplina: conteúdo, bibliografia e avaliação.

05/08: Desenvolvimento com PLDs

• Aula Introdutória:
  • Por que dispositivos lógicos programáveis?
  • Histórico
• Famílias de Componentes Lógicos Programáveis
• Arquitetura dos FPGAS
• Introdução ao Fluxo de Projeto do Quartus

18/08: Fluxo Quartus II

• Introdução ao Fluxo de Projeto do Quartus
• Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
• Exercício Meio-Somador

19/08: Introdução à Linguagem VHDL

• Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
• Apresentação da Linguagem VHDL
• Conceitos de entidade (entity) e arquitetura (architecture)

Exemplos VHDL (Entity e Architecture)

• Meio Somador

25/08: Linguagem VHDL - Componentes

Exemplos VHDL (Cont.)

• LCD and Switch

Componentes (COMPONENT, PORT MAP)

• Sintaxe Simplificada:

--Declaração----------------------------------------------------------

COMPONENT component_name [IS]
	[GENERIC (
		const_name: const_type := const_value;
		...);]
	PORT (
		port_name: port_mode signal_type;
		...);
END COMPONENT [component_name];


--Instanciação----------------------------------------------------------

label: [COMPONENT] component_name [GENERIC MAP (generic_list) ] PORT MAP (port_list);

• Exemplo:

--Declaração----------------------------------------------------------

COMPONENT nand_gate IS PORT ( a, b: IN STD_LOGIC; c: OUT STD_LOGIC); END COMPONENT;

--Instanciação---------------------------------------------------------

nand1: nand_gate PORT MAP (x, y, z); --mapeamento posicional nand2: nand_gate PORT MAP (a=>x, b=>y, c=>z); --mapeamento nominal

</syntaxhighlight>

• Exemplo GENERIC:

--Declaração----------------------------------------------------------

COMPONENT xor_gate IS GENERIC (N: INTEGER := 8); PORT ( a: IN STD_LOGIC(1 TO N); b: OUT STD_LOGIC); END COMPONENT;

--Instanciação----------------------------------------------------------

xor1: xor_gate GENERIC MAP (16) PORT MAP (x, y); --map. posicional xor2: xor_gate GENERIC MAP (N=>16) PORT MAP (a=>x, b=>y); --map. nominal

</syntaxhighlight>