Mudanças entre as edições de "SST20707-2014-1"

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= Síntese de Sistemas de Telecomunicações: Diário de Aula 2014-1 =
 
  
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'''Professor:''' [[Roberto de Matos]]
 
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<br>'''Encontros:''' 2ª e 3ª feira às 13:30
 
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<br>'''Atendimento paralelo:''' 2ª feira das 15:40 às 17:30.
 
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* [[Síntese de Sistemas de Telecomunicações |Ementa e referências bibliográficas]]
 
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== Assuntos trabalhados ==
 
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*[[Introdução aos dispositivos lógicos programáveis]]
 
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*[[Introdução à tecnologia FPGA ]]
 
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*[[Introdução a linguagem VHDL]]
 
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*[[Media:Sst-lab2_VHDL_fluxo_quartus.pdf‎‎|Introdução à Linguagem VHDL]]
 
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== Apoio Desenvolvimento ==
 
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*[http://www.altera.com/education/univ/materials/boards/de2-115/unv-de2-115-board.html Página DE2-115 (Manual, QSF)]
 
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== Slides ==
 
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*[[Media:Sst-intro.pdf|Slides de Introdução]]
 
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*[[Media:Sst-lab1_esquematico_fluxo_quartus.pdf‎|Fluxo de Projeto Quartus]]
 
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= 10/02: Apresentação =
 
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* Apresentação do professor.
 
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* Apresentação dos alunos: Nome, perfil, preferências, etc.
 
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* Apresentação da disciplina: conteúdo, bibliografia e avaliação.
 
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* Aula Introdutória:
 
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** Por que dispositivos lógicos programáveis?
 
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** Histórico
 
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= 11/02: Desenvolvimento com PLDs =
 
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* Famílias de Componentes Lógicos Programáveis
 
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* Arquitetura dos FPGAS
 
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* Introdução ao Fluxo de Projeto do Quartus
 
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= 17/02: Laboratório Quartus =
 
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* Fluxo de projeto esquemáticos com Quartus e Modelsim (Porta AND)
 
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* Exercício: Projeto, Simulação e Teste do [http://en.wikipedia.org/wiki/Adder_(electronics) meio-somador]
 
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= 18/02: Introdução à Linguagem VHDL =
 
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* Finalização do fluxo de projeto do Meio somador no Quartus e Modelsim, utilização a entrada de esquemático.
 
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* Apresentação da Linguagem VHDL
 
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* Conceitos de entidade (entity) e arquitetura (architecture)
 

Edição atual tal como às 16h13min de 21 de dezembro de 2021

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