Mudanças entre as edições de "SST-CSTTel (página)"
Ir para navegação
Ir para pesquisar
VOLTAR para o Portal de Telecomunicações
Grade do Curso Superior de Tecnologia em Sistemas de Telecomunicações
Horários
| Linha 55: | Linha 55: | ||
*[[media:tutorial_quartusii_intro_vhdl.pdf | Tutorial Quartus II - Introdução ao VHDL]] | *[[media:tutorial_quartusii_intro_vhdl.pdf | Tutorial Quartus II - Introdução ao VHDL]] | ||
*[http://quartushelp.altera.com/10.1/mergedProjects/quartus/gl_quartus_welcome.htm Quartus Welcome] | *[http://quartushelp.altera.com/10.1/mergedProjects/quartus/gl_quartus_welcome.htm Quartus Welcome] | ||
| − | *[Problemas na execução do Quartus/Modelsim-Altera] | + | *[[Problemas na execução do Quartus/Modelsim-Altera]] |
===Dispositivos DSP=== | ===Dispositivos DSP=== | ||
Edição das 16h25min de 22 de maio de 2012
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Ementa e referências bibliográficas
Atividades de Avaliação
- Atividade 3 - Projeto de decodificador de BCD para 7 segmentos. Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM. Deve ser usado uma única entidade com 4 arquiteturas.
- Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012.
- Assunto do email: SST-PRJ3_Nome_Aluno
- Atividade 4 - Projeto de relógio HH:MM:SS com conversor para 7 segmentos. Implementar um relógio usando contadores binários de 0 a 59 e projeto estrutural, reutilizando códigos anteriores. O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim. Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor.
- Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia 22/05/2012.
- Assunto do email: SST-PRJ4_Nome_Aluno
- Atividade 5 - Projeto de Gerador de Sinal Analógico Arbitrário . Implementar um gerador a partir de um sinal arbitário armazenado em memória, com controle de duração do sinal através de chaves (+ e -), e inserção de eco com determinação do tempo de eco e atenuação. O projeto deve ser estrutural, preferencialmente reutilizando códigos anteriores. O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim. Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor.
- Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia XX/XX/2012.
- Assunto do email: SST-PRJ5_Nome_Aluno
- Trabalho em equipe: Diogo + Murilo; Vitor + Bruno; André + Adriano; Aline + Alexandre;
- Trabalho individual: Gustavo; Christiane; Emanuel; Felipe;
- Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado.
Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
- Estrutura da linguagem
- Códigos VHDL para uso nas Aulas
- Geração automática de TestBench para projetos VHDL
- Tipos de dados no VHDL;
- Processos
- Hierarquia
- Aritmética computacional
- Uso de kits e ferramentas de desenvolvimento
- Quartus (Altera)
- DSP Buider (Altera)
- DSP Development Kit, Stratix II Edition (Altera)
Links de auxílio
Referencias On-line
- VHDL Cookbook
- Exemplos de VHDL - ALTERA.
- VHDl Primer - University of Pennsylvania
- Quartus - Como inicializar uma memória usando arquivos .mif.
- Tutorial Quartus II - Introdução ao VHDL
- Quartus Welcome
- Problemas na execução do Quartus/Modelsim-Altera
Dispositivos DSP
- Texas Instruments
- [Motorola]
- Analog Devices
Dispositivos FPGA
Dispositivos PLD
Dispositivos CPLD
Simulador Modelsim
- Site Mentor Graphics - Software Version 10.0
- Tcl Reference Manual
- Alguns comandos úteis:
- force
- for
- addwave
Novas Tecnologias
Referencia para VHDL
Grupos de Discussão em Telecomunicações
Trabalhos de alunos
Links Externos