SST-CSTTel (página)

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

Atividades de Avaliação

• Atividade 3 - Projeto de decodificador de BCD para 7 segmentos. Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM. Deve ser usado uma única entidade com 4 arquiteturas.

• Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012.
• Assunto do email: SST-PRJ3_Nome_Aluno

• Atividade 4 - Projeto de relógio HH:MM:SS com conversor para 7 segmentos. Implementar um relógio usando contadores binários de 0 a 59 e projeto estrutural, reutilizando códigos anteriores. O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim. Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor.

• Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia 22/05/2012.
• Assunto do email: SST-PRJ4_Nome_Aluno

• Atividade 5 - Projeto de Gerador de Sinal Analógico Arbitrário . Implementar um gerador a partir de um sinal arbitário armazenado em memória, com controle de duração do sinal através de chaves (+ e -), e inserção de eco com determinação do tempo de eco e atenuação. O projeto deve ser estrutural, preferencialmente reutilizando códigos anteriores. O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim. Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor.

• Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia XX/XX/2012.
• Assunto do email: SST-PRJ5_Nome_Aluno
• Trabalho em equipe: Diogo + Murilo; Vitor + Bruno; André + Adriano; Aline + Alexandre;
• Trabalho individual: Gustavo; Christiane; Emanuel; Felipe;
• Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado.

Assuntos trabalhados

• Introdução aos dispositivos lógicos programáveis
• Introdução à tecnologia FPGA
• Introdução a linguagem VHDL
• Estrutura da linguagem
• Códigos VHDL para uso nas Aulas
• Geração automática de TestBench para projetos VHDL

• • Tipos de dados no VHDL;
  • Processos
  • Hierarquia
• Aritmética computacional
• Uso de kits e ferramentas de desenvolvimento
  • Quartus (Altera)
  • DSP Buider (Altera)
  • DSP Development Kit, Stratix II Edition (Altera)

Página da Altera

Getting Started User Guide

Stratix II EP2S60 DSP - Development Board

Arquivo de configuração .qsf

Folha de Errata da Documentação

• • Kit de desenvolvimento DE0, DE1, DE2.

A Altera disponibiliza os arquivos de configuração .qsf para estes kits DE0, DE1 e DE2

• Projetos em VHDL e DSP

Links de auxílio

Referencias On-line

• VHDL Cookbook
• Exemplos de VHDL - ALTERA.
• VHDl Primer - University of Pennsylvania
• Quartus - Como inicializar uma memória usando arquivos .mif.
• Tutorial Quartus II - Introdução ao VHDL
• Quartus Welcome

Dispositivos DSP

• Texas Instruments
• [Motorola]
• Analog Devices

Dispositivos FPGA

• Altera
• Xilinx
• Atmel

Simulador Modelsim

• Site Mentor Graphics - Software Version 10.0

• Demo
• ModelSim® Tutorial
• ModelSim® Reference Manual
• ModelSim® User’s Manual
• ModelSim® Quick Guide

• Tcl Reference Manual
  • Alguns comandos úteis:

force

for

addwave

Novas Tecnologias

• SpaceTime da Tabula
• Mitrion Virtual Processor

Referencia para VHDL

• Standard VHDL Packages
• Palavras reservadas

Links Externos

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