Mudanças entre as edições de "SST-CSTTel (página)"
Ir para navegação
Ir para pesquisar
VOLTAR para o Portal de Telecomunicações
Grade do Curso Superior de Tecnologia em Sistemas de Telecomunicações
Horários
| (16 revisões intermediárias por 3 usuários não estão sendo mostradas) | |||
| Linha 3: | Linha 3: | ||
== Atividades de Avaliação == | == Atividades de Avaliação == | ||
| + | <!-- | ||
*'''Atividade 3 - Projeto de decodificador de BCD para 7 segmentos'''. Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM. Deve ser usado uma única entidade com 4 arquiteturas. | *'''Atividade 3 - Projeto de decodificador de BCD para 7 segmentos'''. Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM. Deve ser usado uma única entidade com 4 arquiteturas. | ||
:*Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012. | :*Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012. | ||
| Linha 15: | Linha 16: | ||
:*Trabalho individual: Gustavo; Christiane; Emanuel; Felipe; | :*Trabalho individual: Gustavo; Christiane; Emanuel; Felipe; | ||
:* Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado. | :* Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado. | ||
| + | --> | ||
| + | |||
| + | == Edições da Disciplina == | ||
| + | |||
| + | * [[SST20707-2015-1| Semestre 2015-1 até atualmente]] | ||
| + | * [[SST20707-2014-2| Semestre 2014-2]] | ||
| + | * [[SST20707-2014-1| Semestre 2014-1]] | ||
| + | * [[SST20707-2013-2| Semestre 2013-2]] | ||
== Assuntos trabalhados == | == Assuntos trabalhados == | ||
| Linha 30: | Linha 39: | ||
**Hierarquia | **Hierarquia | ||
*[[Aritmética computacional]] | *[[Aritmética computacional]] | ||
| + | *[[Alguns Exemplos de VHDL]] | ||
| + | :* http://en.wikibooks.org/wiki/VHDL_for_FPGA_Design | ||
| + | :* http://fpgacenter.com/digit_dsgn/index.php | ||
| + | :* http://fpga-dsp-scratch.blogspot.com.br/2008/08/vhdl-part-29-priority-encoder.html | ||
| + | |||
*[[Uso de kits e ferramentas de desenvolvimento]] | *[[Uso de kits e ferramentas de desenvolvimento]] | ||
| − | |||
**Quartus (Altera) | **Quartus (Altera) | ||
**DSP Buider (Altera) | **DSP Buider (Altera) | ||
| Linha 40: | Linha 53: | ||
:::[[Media:DS-S29804.pdf |Stratix II EP2S60 DSP - Development Board]] | :::[[Media:DS-S29804.pdf |Stratix II EP2S60 DSP - Development Board]] | ||
:::[http://www.altera.com/literature/ds/archives/es_strii_dsp_dev_kit-V1-0-0.pdf Folha de Errata da Documentação] | :::[http://www.altera.com/literature/ds/archives/es_strii_dsp_dev_kit-V1-0-0.pdf Folha de Errata da Documentação] | ||
| + | :::[[Arquivo qsf com pinagens dos kits da ALTERA]] | ||
| − | **Kit de desenvolvimento [http://www.altera.com/education/univ/materials/boards/de0/unv-de0-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de0 DE0], [http://www.altera.com/education/univ/materials/boards/de1/unv-de1-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de1 DE1], [http://www.altera.com/education/univ/materials/boards/de2/unv-de2-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de2 DE2] | + | |
| + | **Kit de desenvolvimento [http://www.altera.com/education/univ/materials/boards/de0/unv-de0-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de0 DE0], [http://www.altera.com/education/univ/materials/boards/de1/unv-de1-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de1 DE1], [http://www.altera.com/education/univ/materials/boards/de2/unv-de2-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de2 DE2], [[DE0-Nano]] | ||
::A Altera disponibiliza os arquivos de configuração .qsf para estes kits [[Media:DE0.txt | DE0]], [[Media:DE1.txt | DE1]] e [[Media:DE2.txt | DE2]] | ::A Altera disponibiliza os arquivos de configuração .qsf para estes kits [[Media:DE0.txt | DE0]], [[Media:DE1.txt | DE1]] e [[Media:DE2.txt | DE2]] | ||
<!-- | <!-- | ||
| Linha 64: | Linha 79: | ||
===Dispositivos DSP=== | ===Dispositivos DSP=== | ||
*[http://focus.ti.com/dsp/docs/dsphome.tsp?sectionId=46&DCMP=TIHeaderTracking&HQS=Other+OT+hdr_p_dsp Texas Instruments] | *[http://focus.ti.com/dsp/docs/dsphome.tsp?sectionId=46&DCMP=TIHeaderTracking&HQS=Other+OT+hdr_p_dsp Texas Instruments] | ||
| − | * | + | *Motorola |
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices] | *[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices] | ||
| + | |||
===Dispositivos FPGA=== | ===Dispositivos FPGA=== | ||
*[http://www.altera.com/ Altera] | *[http://www.altera.com/ Altera] | ||
| Linha 101: | Linha 117: | ||
{{POTEL}} | {{POTEL}} | ||
{{Curso Sup 36}} | {{Curso Sup 36}} | ||
| + | --> | ||
Edição atual tal como às 20h54min de 21 de fevereiro de 2017
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Ementa e referências bibliográficas
Atividades de Avaliação
Edições da Disciplina
Assuntos trabalhados
- Introdução aos dispositivos lógicos programáveis
- Introdução à tecnologia FPGA
- Introdução a linguagem VHDL
- Estrutura da linguagem
- Códigos VHDL para uso nas Aulas
- Aritmética com vetores em VDHL
- Geração automática de TestBench para projetos VHDL
- Inicialização de memória com arquivos .MIF e .HEX
- Exemplo de uso de memória para a geração de sinais
- Tipos de dados no VHDL;
- Processos
- Hierarquia
- Aritmética computacional
- Alguns Exemplos de VHDL
- Uso de kits e ferramentas de desenvolvimento
- Quartus (Altera)
- DSP Buider (Altera)
- DSP Development Kit, Stratix II Edition (Altera)
- Instalação de driver USB para programação via JTAG de FPGA ALTERA - Deve ser feito uma vez na maquina onde será usado o programador da ALTERA (Embutido no Quartus II)
- Página da Altera
- Getting Started User Guide
- Stratix II EP2S60 DSP - Development Board
- Folha de Errata da Documentação
- Arquivo qsf com pinagens dos kits da ALTERA
Links de auxílio
Referencias On-line
- VHDL Cookbook
- Exemplos de VHDL - ALTERA.
- VHDl Primer - University of Pennsylvania
- Quartus - Como inicializar uma memória usando arquivos .mif.
- Tutorial Quartus II - Introdução ao VHDL
- Handbook do Quartus2
- Help do Quartus2
- Quartus Welcome
- Problemas na execução do Quartus/Modelsim-Altera
Dispositivos DSP
- Texas Instruments
- Motorola
- Analog Devices
Dispositivos FPGA
Dispositivos PLD
Dispositivos CPLD
Simulador Modelsim
- Site Mentor Graphics - Software Version 10.0
- Tcl Reference Manual
- Alguns comandos úteis:
- force
- for
- addwave
Novas Tecnologias
Referencia para VHDL
Grupos de Discussão em Telecomunicações
Trabalhos de alunos
Links Externos
-->