Mudanças entre as edições de "SST-CSTTel (página)"

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== Atividades de Avaliação ==
 
== Atividades de Avaliação ==
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*'''Atividade 3 - Projeto de decodificador de BCD para 7 segmentos'''.  Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM.  Deve ser usado uma única entidade com 4 arquiteturas.   
 
*'''Atividade 3 - Projeto de decodificador de BCD para 7 segmentos'''.  Implementar a arquitetura em 4 versões: lógica pura, código concorrente, código sequencial, e memória ROM.  Deve ser usado uma única entidade com 4 arquiteturas.   
 
:*Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012.  
 
:*Enviar o arquivo .qar e o arquivo de teste .do para moecke@ifsc.edu.br até dia 7/mai/2012.  
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:*Assunto do email: SST-PRJ4_Nome_Aluno
 
:*Assunto do email: SST-PRJ4_Nome_Aluno
 
*'''Atividade 5 - Projeto de Gerador de Sinal Analógico Arbitrário '''.  Implementar um  gerador a partir de um sinal arbitário armazenado em memória, com controle de duração do sinal através de chaves (+ e -), e inserção de eco com determinação do tempo de eco e atenuação. O projeto deve ser estrutural, preferencialmente reutilizando códigos anteriores.  O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim.  Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor.
 
*'''Atividade 5 - Projeto de Gerador de Sinal Analógico Arbitrário '''.  Implementar um  gerador a partir de um sinal arbitário armazenado em memória, com controle de duração do sinal através de chaves (+ e -), e inserção de eco com determinação do tempo de eco e atenuação. O projeto deve ser estrutural, preferencialmente reutilizando códigos anteriores.  O projeto deve ser feito com o diagrama esquemático, e testado inicialmente no ModelSim.  Após os testes, o projeto deverá ser implementado no kit de desenvolvimento indicado pelo professor.
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:*Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia XX/XX/2012.  
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:*Enviar o arquivo .qar, .bdf e o arquivo de teste .do(ou tb_XXX.vhdl) para moecke@ifsc.edu.br até dia 09/07/2012.  
 
:*Assunto do email: SST-PRJ5_Nome_Aluno
 
:*Assunto do email: SST-PRJ5_Nome_Aluno
 
:*Trabalho em equipe: Diogo + Murilo; Vitor + Bruno; André + Adriano; Aline + Alexandre;  
 
:*Trabalho em equipe: Diogo + Murilo; Vitor + Bruno; André + Adriano; Aline + Alexandre;  
 
:*Trabalho individual: Gustavo; Christiane; Emanuel; Felipe;
 
:*Trabalho individual: Gustavo; Christiane; Emanuel; Felipe;
 
:* Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado.
 
:* Cada membro da equipe deverá conhecer cada bloco do sistema, pois será feita uma avaliação sobre o sistema implementado.
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== Edições da Disciplina ==
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* [[SST20707-2015-1| Semestre 2015-1 até atualmente]]
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* [[SST20707-2014-2| Semestre 2014-2]]
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* [[SST20707-2014-1| Semestre 2014-1]]
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* [[SST20707-2013-2| Semestre 2013-2]]
  
 
== Assuntos trabalhados ==
 
== Assuntos trabalhados ==
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*[[Geração automática de TestBench para projetos VHDL]]
 
*[[Geração automática de TestBench para projetos VHDL]]
 
*[[Inicialização de memória com arquivos .MIF e .HEX]]
 
*[[Inicialização de memória com arquivos .MIF e .HEX]]
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*[[Exemplo de uso de memória para a geração de sinais]]
 
**[[Tipos de dados no VHDL]];
 
**[[Tipos de dados no VHDL]];
 
**Processos
 
**Processos
 
**Hierarquia
 
**Hierarquia
 
*[[Aritmética computacional]]
 
*[[Aritmética computacional]]
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*[[Alguns Exemplos de VHDL]]
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:* http://en.wikibooks.org/wiki/VHDL_for_FPGA_Design
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:* http://fpgacenter.com/digit_dsgn/index.php
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:* http://fpga-dsp-scratch.blogspot.com.br/2008/08/vhdl-part-29-priority-encoder.html
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*[[Uso de kits e ferramentas de desenvolvimento]]
 
*[[Uso de kits e ferramentas de desenvolvimento]]
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*[[Arquivo qsf com pinagens dos kits da ALTERA]]
 
 
**Quartus (Altera)
 
**Quartus (Altera)
 
**DSP Buider (Altera)
 
**DSP Buider (Altera)
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:::[[Media:DS-S29804.pdf |Stratix II EP2S60 DSP - Development Board]]
 
:::[[Media:DS-S29804.pdf |Stratix II EP2S60 DSP - Development Board]]
 
:::[http://www.altera.com/literature/ds/archives/es_strii_dsp_dev_kit-V1-0-0.pdf Folha de Errata da Documentação]
 
:::[http://www.altera.com/literature/ds/archives/es_strii_dsp_dev_kit-V1-0-0.pdf Folha de Errata da Documentação]
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:::[[Arquivo qsf com pinagens dos kits da ALTERA]]
  
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**Kit de desenvolvimento [http://www.altera.com/education/univ/materials/boards/de0/unv-de0-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de0 DE0], [http://www.altera.com/education/univ/materials/boards/de1/unv-de1-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de1 DE1], [http://www.altera.com/education/univ/materials/boards/de2/unv-de2-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de2 DE2].
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**Kit de desenvolvimento [http://www.altera.com/education/univ/materials/boards/de0/unv-de0-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de0 DE0], [http://www.altera.com/education/univ/materials/boards/de1/unv-de1-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de1 DE1], [http://www.altera.com/education/univ/materials/boards/de2/unv-de2-board.html?GSA_pos=1&WT.oss_r=1&WT.oss=de2 DE2], [[DE0-Nano]]
 
::A Altera disponibiliza os arquivos de configuração .qsf para estes kits [[Media:DE0.txt | DE0]], [[Media:DE1.txt | DE1]] e [[Media:DE2.txt | DE2]]
 
::A Altera disponibiliza os arquivos de configuração .qsf para estes kits [[Media:DE0.txt | DE0]], [[Media:DE1.txt | DE1]] e [[Media:DE2.txt | DE2]]
 
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===Dispositivos DSP===
 
===Dispositivos DSP===
 
*[http://focus.ti.com/dsp/docs/dsphome.tsp?sectionId=46&DCMP=TIHeaderTracking&HQS=Other+OT+hdr_p_dsp Texas Instruments]
 
*[http://focus.ti.com/dsp/docs/dsphome.tsp?sectionId=46&DCMP=TIHeaderTracking&HQS=Other+OT+hdr_p_dsp Texas Instruments]
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*[Motorola]
+
*Motorola
 
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices]
 
*[http://www.analog.com/en/embedded-processing-dsp/processors/index.html Analog Devices]
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===Dispositivos FPGA===
 
===Dispositivos FPGA===
 
*[http://www.altera.com/ Altera]
 
*[http://www.altera.com/ Altera]
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{{POTEL}}
 
{{POTEL}}
 
{{Curso Sup 36}}
 
{{Curso Sup 36}}
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Edição atual tal como às 20h54min de 21 de fevereiro de 2017

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES


Ementa e referências bibliográficas

Atividades de Avaliação

Edições da Disciplina

Assuntos trabalhados

Instalação de driver USB para programação via JTAG de FPGA ALTERA - Deve ser feito uma vez na maquina onde será usado o programador da ALTERA (Embutido no Quartus II)
Página da Altera
Getting Started User Guide
Stratix II EP2S60 DSP - Development Board
Folha de Errata da Documentação
Arquivo qsf com pinagens dos kits da ALTERA


A Altera disponibiliza os arquivos de configuração .qsf para estes kits DE0, DE1 e DE2

Links de auxílio

Referencias On-line

Dispositivos DSP

Dispositivos FPGA

Dispositivos PLD

Dispositivos CPLD

Simulador Modelsim

force
for
addwave

Novas Tecnologias

Referencia para VHDL

Grupos de Discussão em Telecomunicações

Trabalhos de alunos

Links Externos



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Grade do Curso Superior de Tecnologia em Sistemas de Telecomunicações
Horários

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