Mudanças entre as edições de "Registrador de Deslocamento - BDF e QSIM"
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| − | *Indique como a simulação será feita (Assign > Simulation Settings ...). Escolha o arquivo de forma de onda que você criou (teste1.vwf) e selecione a tipo de simulação [x] Functional. | + | :*Defina o tempo de simulação (Edit > Set End Time ...) = 200 ns. |
| + | :*Importe todos os nós de lista do projeto (Edit > Insert > Insert Node or Bus) > [Node Finder] > [List] > [>>] > [OK] > [OK]. | ||
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| + | *Faça a simulação do circuito lógico usando o sinal criado (Processing > Start Simulation) | ||
| + | *Abra o arquivo resultado da simulação (File > Open Simulation Output File). E verifique se o resultado obtido corresponde a um Registrador de Deslocamento. Salve o sinal de saída como result1.vwf. | ||
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| + | *Note que a entrada de SET e RESET não estão sincronizadas com o relógio (CLK). Os sinais de saída dos DFF são todos sincronizados com a borda de subida do CLK. | ||
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| + | *Inverta o CLK e repita a simulação. Salve a entrada como teste2.vwf e o sinal de saída como result2.vwf. | ||
| + | *Entre 120ns e 150ns mude o sinal de SET para '1' e repita a simulação. Salve a entrada como teste3.vwf e o sinal de saída como result3.vwf. | ||
Edição das 21h53min de 8 de maio de 2013
Objetivos
- Inserir diagrama esquemático de um circuito lógico com o Quartus II
- Fazer a simulação funcional de um circuito com o QSIM
- Gerar formas de onda para entrada de simulação
- Fazer a simulação temporal de um circuito com o QSIM
Diagrama Esquemático
Abra o Quartus II (versão 12.1) e insera o diagrama esquemático de um registrador de deslocamento com 4 DFF, conforme a figura abaixo.
Após salvar o arquivo como RegDeslocamento.bdf em uma pasta vazia com nome EX_1, e crie um projeto RegDeslocamento.qpf utilizando a família family=Cyclone com o dispositivo device=EP1C3T100A8. Após isso compile o projeto.
Simulação funcional com o QSIM
- Abra o QSIM e abra o arquivo de projeto RegDeslocamento.qpf (File > Open Project...).
- Em seguida gere o arquivo de nós do projeto (Processing > Generate Node Finder Files).
- Crie as formas de onda para entrada da simulação (File > New Simulation Input File).
- Defina o tempo de simulação (Edit > Set End Time ...) = 200 ns.
- Importe todos os nós de lista do projeto (Edit > Insert > Insert Node or Bus) > [Node Finder] > [List] > [>>] > [OK] > [OK].
- Desenhe a forma de onda dos sinais de entrada conforme mostrado na figura abaixo, e salve com o nome teste1.vwf.
- Indique como a simulação será feita (Assign > Simulation Settings ...). Escolha o arquivo de forma de onda de entrada que você criou (teste1.vwf) e selecione a tipo de simulação [x] Functional.
- Faça a simulação do circuito lógico usando o sinal criado (Processing > Start Simulation)
- Abra o arquivo resultado da simulação (File > Open Simulation Output File). E verifique se o resultado obtido corresponde a um Registrador de Deslocamento. Salve o sinal de saída como result1.vwf.
- Note que a entrada de SET e RESET não estão sincronizadas com o relógio (CLK). Os sinais de saída dos DFF são todos sincronizados com a borda de subida do CLK.
- Inverta o CLK e repita a simulação. Salve a entrada como teste2.vwf e o sinal de saída como result2.vwf.
- Entre 120ns e 150ns mude o sinal de SET para '1' e repita a simulação. Salve a entrada como teste3.vwf e o sinal de saída como result3.vwf.