Implementação de sistemas de telecomunicações digitais utilizando simulink e HDL coder

Resumo do projeto

Este projeto pretende-se realizar um trabalho de pesquisa que visa estudar a utilização do ambiente Simulink® associado ao HDL (Hardware Description Language) Coder, para a realização em hardware programável, especificamente FPGA (Field Programmable Gate Array), de blocos comumente utilizados em sistemas de telecomunicações. São objetivos do projeto o estudo do Simulink®, HDL Coder e HDL Verifier da Matworks. O desenvolvimento de blocos comumente utilizados em sistemas de telecomunicações tais como moduladores, filtros digitais, misturadores e geradores de sinal, utilizando para tal o Simulink, que é um ambiente de diagramas de blocos para a simulação de projetos baseados em modelos. A realização e teste destes blocos em hardware será feita através da conversão de código para VHDL utilizando os toolboxes HDL Coder e HDL Verifier e Modelsim da ALTERA. A síntese e programação dos blocos desenvolvidos em FPGA será realizada utilizando o software Quartus II da ALTERA.

Introdução e Justificativa da Proposição

A maioria dos setores que de produção de equipamentos eletrônicos, especialmente na área de telecomunicações utilizam nos circuitos eletrônicos digitais. Entre estes circuitos a maioria deles atualmente é implementada em hardware utilizando­se ASICs (Application Specific Integrated Circuits), DSPs (Digital Signal Processor) ou FPGAs (Field Programmable Gate Array). O projeto, simulação e síntese dos últimos dois tipos é realizada utilizando­se ambientes de projeto assistido por computador (por exemplo Quartus II e Modelsim) e alguma linguagem de descrição de hardware (por exemplo Verilog ou VHDL) a qual permite descrever o circuito em um baixo nível, de modo a descrever até a ligação entre os componentes configuráveis nos FPGAs ou ASICs. Como a disponibilização de circuitos lógicos programáveis tais como os FPGAs a um custo cada vez mais baixo (menor que U$50,00), e velocidades crescentes de operação, está ocorrendo um grande aumento no interesse e aplicação dessa tecnologia de hardware em diversos aplicações anteriormente realizadas através de software ou eletrônica discreta. Empresas do setor de equipamentos de telecomunicações passaram a considerar essa tecnologia como uma possibilidade de implementação de grandes partes dos sistemas.

Objetivos do projeto:

• Primeira etapa - Utilizar o ambiente Simulink® para a modelagem e simulação de blocos comumente utilizados em sistemas de telecomunicações.

• Segunda etapa - Utilizar o HDL Coder e Verifier para a transformação dos blocos da primeira etapa em linguagem VHDL.
  • Os circuitos da obtidos serão simulados utilizando ModelSim

• Terceira etapa - Os circuitos da segunda etapa serão sintetizados e programados no hardware programável do tipo FPGA.
  • Aqui também serão feitos os testes finais.

Metodologia do projeto

1. Estudo do Simulink®
   • Estudo da sua configuração, interfaces, sinais, blocos, modelagem e simulação de sistemas, geração de código de software e hardware.
   • Esta etapa será baseada na leitura de manuais e também sites de ajuda do próprio fabricante (MATHWORKS, 2015a, 2015c, 2015b).
2. Estudo das bases da linguagem VHDL
   • Esta etapa será baseada na leitura dos capítulos 18 e 19 de (PEDRONI, 2010).
3. Estudo do HDL Coder e Verifier®
   • Esta etapa será baseada na leitura de manuais e também sites de ajuda do próprio fabricante (MATHWORKS, 2015a, 2015c, 2015b).
4. Análise de blocos disponibilizadas
   • Analisar blocos disponibilizados por outras universidades e institutos de pesquisa (NAVAS, 2014; TYAGI, 2012; GIORDANO; LEVESQUE, 2015; KRUKOWSKI; KALE, 2011) na área de telecomunicações.
5. Desenvolvimento de blocos para sistemas de telecomunicações
   • Desenvolvimento de blocos tais como moduladores, filtros digitais, misturadores e geradores de sinal.
6. Realização e teste em hardware FPGA
   • Utilizando o HDL Coder para a conversão dos blocos para VHDL.
   • A implementação será realizada utilizando um kit de desenvolvimento de FPGA.
   • Para os testes finais tanto o SignalTap® da ALTERA como um equipamento analisador lógico externo serão necessários.
7. Documentação do projeto
   • Escrita de relatórios parciais e do relatório final do projeto.
   • Preparação de pôster para apresentação em eventos do IFSC, e de artigo para submissão em revista.
8. Gerenciamento do projeto
   • Será feito através da plataforma dot.project (https://dotproject.sj.ifsc.edu.br/) disponível no campus São José.

Professor Orientador

Marcos Moecke

Aluno bolsista

Lucas Lucindo Vieira

Características da Bolsa

O projeto será financiado com bolsa PIBITI do CNPq e será executado entre Agosto de 2015 e Julho de 2015.