Mudanças entre as edições de "ELD129003-Engtelecom (Diário) - Prof. Marcos Moecke"
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*Copie o código VHDL acima para o espaço de edição e salve o arquivo com o nome da '''entity''': ''nand_gate.vhd'', em um pasta exclusiva para este projeto. | *Copie o código VHDL acima para o espaço de edição e salve o arquivo com o nome da '''entity''': ''nand_gate.vhd'', em um pasta exclusiva para este projeto. | ||
− | *Ao ser perguntado se deseja criar um novo projeto, responda [Yes] [[Arquivo:Quartus CreateProject.png| 200px]] | + | *Ao ser perguntado se deseja criar um novo projeto, responda '''[Yes]''' [[Arquivo:Quartus CreateProject.png| 200px]] |
*Os próximos passos podem ser realizados da seguinte forma: | *Os próximos passos podem ser realizados da seguinte forma: | ||
− | :*Na tela '''Introduction''' [Next >] | + | :*Na tela '''Introduction''' '''[Next >]''' |
:*Na tela '''Directory, Name, Top-Level Entity''' | :*Na tela '''Directory, Name, Top-Level Entity''' | ||
::*Anote onde o projeto será salvo. | ::*Anote onde o projeto será salvo. | ||
/home/USER/PASTA_DO_PROJETO/ | /home/USER/PASTA_DO_PROJETO/ | ||
− | :::Se quiser, troque a pasta clicando sobre os [...] e selecionando/criando a pasta onde o projeto será salvo. | + | :::Se quiser, troque a pasta clicando sobre os '''[...]''' e selecionando/criando a pasta onde o projeto será salvo. |
:::Recomendamos que no início você salve cada projeto em uma pasta separada. | :::Recomendamos que no início você salve cada projeto em uma pasta separada. | ||
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::*Note o nome da '''top-level design entity''' | ::*Note o nome da '''top-level design entity''' | ||
nand_gate | nand_gate | ||
− | ::*Em seguida [Next >] | + | ::*Em seguida clique em '''[Next >]''' |
− | :*Na tela '''Project Type''' [Next >] | + | :*Na tela '''Project Type''' clique em '''[Next >]''' |
− | :*Na tela '''Add Files''' [Next >], pois note que seu arquivo "nand_gate.vhd" já está na lista dos arquivos do projeto. | + | :*Na tela '''Add Files'''clique em '''[Next >]''', pois note que seu arquivo "nand_gate.vhd" já está na lista dos arquivos do projeto. |
− | :*Na tela '''Family, Device & Board Settings''', escolha a Family = ['''Cyclone IV E'''] e o Device = ['''EP4CE6E22A7'''] e [Next >] | + | :*Na tela '''Family, Device & Board Settings''', escolha a Family = ['''Cyclone IV E'''] e o Device = ['''EP4CE6E22A7'''] e clique em '''[Next >]''' |
:*Na tela '''EDA Tool Setting''' [Next >] | :*Na tela '''EDA Tool Setting''' [Next >] | ||
− | :*Note na tela Summary os dados do projeto e clique [Finish] | + | :*Note na tela '''Summary''' os dados do projeto e clique '''[Finish]''' |
;PASSO 3: | ;PASSO 3: | ||
Realize a '''Analysis & Synthesis''' ['''Processing > Start > Start Analysis & Synthesis'''], ou use um dos botões que o professor mostrou em aula. | Realize a '''Analysis & Synthesis''' ['''Processing > Start > Start Analysis & Synthesis'''], ou use um dos botões que o professor mostrou em aula. | ||
− | :* | + | :*Analise o '''Compilation Report'''. |
+ | 1) Qual é a '''Top-level Entity'''? ___________________________ | ||
+ | 2) Quantos elementos lógicos foram utilizados? ___________________________ | ||
+ | 3) Quantos pinos foram utilizados? ___________________________ | ||
+ | 4) Algum outro dado está diferente de zero? Quais? ___________________________ | ||
;PASSO 4: | ;PASSO 4: |
Edição das 20h29min de 19 de fevereiro de 2024
Registro on-line das aulas
Unidade 1 - Aula inicial, Introdução a disciplina
- 1 ENCONTRO
Unidade 1 - Aula inicial, Introdução a disciplina |
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Unidade REV - PRIMEIRO CONTATO COM VHDL
- 3 ENCONTROS
Unidade REV - PRIMEIRO CONTATO COM VHDL |
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library library_name;
use library_name.package_name.all;
entity entity_name is
[generic (
cons_name1: const_type const_value;
cons_name2: const_type const_value;
...
cons_nameN: const_type const_value);]
[port (
signal_name1: mode signal_type;
signal_name2: mode signal_type;
...
signal_nameN: mode signal_type);]
[declarative_part]
[begin
statement_part]
end [entity] [entity_name];
architecture arch_name of entity_name is
[declarative_part]
begin
statement_part
end [architecture] [arch_name];
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
Uso do ambiente EDA - QUARTUS Prime para programação em VHDL.
Acesse a nuvem do IFSC usando um terminal via ssh: USER=LOGIN_SIGAA ssh $USER@quartus.sj.ifsc.edu.br -XC Insira a senha do SIGAA LOGIN_SIGAA@quartus.sj.ifsc.edu.br's password:
Abra o Quartus Prime digitando no terminal quartus20.1.sh Em seguida abra um arquivo para inserir o código VHDL. No menu superior selecione [File > New > Design Files: VHDL File] e [OK]
/home/USER/PASTA_DO_PROJETO/
nand_gate
nand_gate
Realize a Analysis & Synthesis [Processing > Start > Start Analysis & Synthesis], ou use um dos botões que o professor mostrou em aula.
1) Qual é a Top-level Entity? ___________________________ 2) Quantos elementos lógicos foram utilizados? ___________________________ 3) Quantos pinos foram utilizados? ___________________________ 4) Algum outro dado está diferente de zero? Quais? ___________________________
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Avaliações
Durante o semestre serão realizadas 4 avaliações. As avaliações devem ser enviadas pela plataforma Moodle com os arquivos solicitados.
- Data das avaliações
- A1 - :
- A2 - :
- A3 - :
- A4 - :
- R - Recuperação de A1 a A4 :
Atividade relâmpago (AR)
As atividades relâmpago devem ser entregues no Moodle da disciplina. A não entrega dessas atividades não gera nenhum desconto, apenas geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN.
Atividade extra-classe (AE)
A média ponderada das atividades extra-classe será considerada no cálculo do conceito final da UC. A entrega das mesmas será feita pelo Moodle, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também geram pontos de BÔNUS que são adicionados aos conceitos das avaliações A1 a AN. Para os BÔNUS só serão considerados projetos entregues no prazo.
Referências Bibliográficas: