DLP29006-Engtelecom(2021-1) - Prof. Marcos Moecke

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Unidade 1 - Introdução a disciplina

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Unidade 1 - Introdução a disciplina

Aula 1 (10 Mai) APRESENTAÇÃO DA DISCIPLINA Os materiais, prazos, documentação, histórico de trabalhos anteriores estão publicados nesta wiki. A PÁGINA DA DISCIPLINA contem os materiais que não alteram entre semestre. Nesta página está o REGISTRO DIÁRIO E AVALIAÇÕES. Para a realização e entrega das atividades será utilizada a PLATAFORMA MOODLE. Chave para auto inscrição (engtelecom_aluno) Durante a pandemia do COVID19 os encontros síncronos serão realizados através da plataforma Google Meet. Os encontros (havendo a concordância de todos) serão gravados, e ocorrerão nos horários normais das aulas. As aulas terão duração de 1h15 minutos com possibilidade de ainda acrescer 15 minutos previstos para esclarecimento de dúvidas. As gravações ficarão disponíveis por 30 dias no Drive do aluno, mas não poderão ser baixadas por limitação do sistema. Além dos horários de aula síncrona, serão agendados horários de ATENDIMENTO EXTRACLASSE para que os alunos possam tirar dúvidas da disciplina ou das ferramentas de ensino. Para a comunicação entre professor-aluno, além dos avisos do Sistema Acadêmimco (SIGAA), utilizaremos a plataforma SLACK. Sugere-se que os alunos também a utilizem para comunicação entre eles, principalmente nos trabalhos em equipe. Aula 2 (11 Mai) Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL, PLA e GAL CPLDs Exemplos de PLDs Figura 1.1 - Macrobloco do PLD EP300 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.3a - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.3b - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Preços ALTERA/INTEL, ARROW,Digikey Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA - Stratix, Arria, Cyclone, Max Xilinx - Virtex, Kintex, Artix, Zynq (SoC) Microsemi - Igloo Lattice - ECP, iCE, Mach Ver também: Níveis lógicos FPGA History FPGA Design and programming FPGA Basic process technology types FPGA Major manufacturers Aula 3 (13 mai) Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O Exemplos de FPGA Figura 1.7 - Arquitetura simplificada de FPGA da Intel/Altera e Xilinx Fonte: pag. 423. Figura 1.8 - Diagrama simplificado da Slice L de um FPGA Xilinx Fonte: pag. 424. Figura 1.9 - Diagrama simplificado da ALM de um FPGA Intel/Altera Fonte: pag. 425. Figura 1.10 - Leiaute de um FPGA Intel/Altera Fonte: pag. 426. Figura 1.11 - Leiaute de um FPGA Xilinx genérico Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.12 - Roteamento de sinal em um FPGA Fonte: https://www.sciencedirect.com/science/article/pii/B9780750678667500032. Figura 1.13 - Tecnologias usadas na configuração de FPGAs Fonte: https://www.sciencedirect.com/topics/computer-science/one-time-programmable. Vizualização no Chip Planner de um projeto. (importante todos alunos terem Acesso ao IFSC-CLOUD (NUVEM) Siga o procedimento descrito em: Conhecendo os dispositivos lógicos programáveis Ler pag. 413 a 431 de ou pag. 495 a 501 de de . Assitir Many types of FPGAs Coursera Leituras complementares para a unidade Historia, processo de produção dos chips. A Brief History of the Fabless Semiconductor Industry Taiwan Semiconductor Manufacturing Corporation (TSMC), GLOBALFOUNDRIES Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free 14nm FinFET Technology, Funcionamento do FinFET Produção do FinFET, [1] 5 nm process, multi-gate MOSFET GLOBALFOUNDRIES Sand to Silicon, How Microchips are made - Processo de fabricação de um chip Foundries, List of semiconductor fabrication plants One-Time Programmable Science Direct http://www.dcc.ufrj.br/~gabriel/circlog/DispLogPro.pdf https://edisciplinas.usp.br/pluginfile.php/530826/mod_resource/content/1/DISPOSITIVOS%20L%C3%93GICOS%20PROGRAM%C3%81VEIS_2014.pdf Curiosidades do mundo digital The Silicon Engine Timeline

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Aula 4 (18 mai) Introdução ao VHDL e ambiente EDA - QUARTUS Estrutura do código VHDL Declaração das bibliotecas e pacotes LIBRARY / PACKAGE library library_name; use library_name.package_name.all; ENTITY entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name]; ARCHITECTURE architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name]; Exemplo - Declaração de uma porta NAND em VHDL library std; use std.standard.all; entity nand_gate is port (a, b: in bit; x: out bit); end entity; architecture nome_arch of nand_gate is begin x <= a nand b; end architecture; Exemplo de descrição de um multiplexador de 4 entradas entity mux_novo is port ( -- Input ports X: in bit_vector (3 downto 0); S : in bit_vector (1 downto 0); -- Output ports Y : out bit ); end entity mux_novo; -- Implementação com lógica pura architecture v_logica_pura of mux_novo is begin Y <= (X(0) and (not S(1)) and (not S(0))) or (X(1) and (not S(1)) and (S(0))) or (X(2) and (S(1)) and (not S(0))) or (X(3) and (S(1)) and (S(0))); end architecture Logica_pura; -- Implementação com WHEN ELSE architecture v_WHEN of mux_novo is begin Y <= X(0) when S = "00" else X(1) when S = "01" else X(2) when S = "10" else X(3); end architecture v_WHEN; -- Implementação com WITH SELECT architecture v_WITH_SELECT of mux_novo is begin with S select Y <= X(0) when "00", -- note o uso da , X(1) when "01", X(2) when "10", X(3) when others; -- note o uso de others, para todos os demais valores. -- Não pode ser substituido por "11" mesmo que o signal seja bit_vector. end architecture v_WITH_SELECT; -- Implementação com IF ELSE architecture v_IF_ELSE of mux_novo is begin -- Uma arquitetura vazia como essa é denominada de STUB, -- Pode ser utilizada em um projeto durante para conferir as conexões externas. -- Posteriormente a arquitetura será descrita. end architecture v_IF_ELSET; -- Design Unit que associa a architecture com a entity configuration cfg_ifsc of mux_novo is -- for v_WITH_SELECT end for; for v_WHEN end for; end configuration; Faça a análise e sintese do mux_novo, associando a architecture v_logica_pura, depois v_WITH_SELECT, depois v_WHEN e por último v_IF_ELSE. Note a diferença entre os RTL Viewer obtidos para cada architecture. Figura 2.1 - Código RTL do mux 4x1 v_logica_pura Fonte: Elaborado pelo autor. Figura 2.2 - Código RTL do mux 4x1 v_WHEN Fonte: Elaborado pelo autor. Figura 2.3 - Código RTL do mux 4x1 v_WITH_SELECT Fonte: Elaborado pelo autor. OBS: Register Transfer-Level (RTL) é uma abstração na qual o circuito é descrito em termos de fluxo de sinais entre os registradores presentes no hardware e as operações combinacionais realizadas com esses dados. Note a que ao verificar o Technology Map Viewer, nos 3 primeiros casos serão usados os mesmos elementos lógicos. Figura 2.4 - Technology Map do mux 4x1 Fonte: Elaborado pelo autor. Note que o elemento lógico é representado por uma Tabela Verdade, Mapa de Karnaugh ou Circuito Lógico Clicando com o botão Direito do Mouse e selecionando Properties. Todas as representações são equivalentes. Na prática a LUT do elemento lógico se comporta como uma tabela de consulta (Tabela Verdade). Aula 5 (20 mai) Exemplo 2.2 (VHDL) - programação de um flip-flop -- Declaração das bibliotecas e pacotes LIBRARY ieee; USE ieee.std_logic_1164.all; -- Especificação de todas as entradas e saídas do circuito ENTITY flip_flop IS PORT (d, clk, rst: IN STD_LOGIC; q: OUT STD_LOGIC); END; -- Descrição de como o circuito deve funcionar ARCHITECTURE flip_flop OF flip_flop IS BEGIN PROCESS (clk, rst) BEGIN IF (rst='1') THEN q <= '0'; ELSIF (clk'EVENT AND clk='1') THEN q <= d; END IF; END PROCESS; END; Após a criação do projeto em VHDL utilizando a descrição de hardware acima, compile o código VHDL. Use o RTL Viewer para ver a descrição RTL do circuito. Figura 2.2 - Código RTL do Exemplo 2.2 Fonte: Elaborado pelo autor. Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8) Figura 2.3 - Technology Map do Exemplo 2.2 Fonte: Elaborado pelo autor. Abra o Chip Planner e observe no Node Properties como esse circuito é conectado dentro do dispositivo FPGA selecionado Figura 2.4 - Chip Planner do Exemplo 2.2 Fonte: Elaborado pelo autor. Modifique o circuito do flip-flop para que ele passe a ter 4 flip-flops Figura 2.5 - RTL 4 FF Fonte: Elaborado pelo autor. Aula 6 e 7 (24 e 25 mai) Uso de alguns sites auxiliares para a programação em VHDL: Preparando para gravar o circuito lógico no FPGA Palavras reservadas do VHDL VHDL Beautifier, Formatter - para formatar automaticamente um código VHDL. Tutorial do QSIM - Introduction to Simulation of VHDL Designs da ALTERA. Exemplo de um contador em VHDL. COUNTER na página de VHDL da Wikipedia. Restringir a frequencia máxima de clock no Quartus II Medição de tempos de propagação em circuitos combinacionais Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal. Revisitando o Básico de simulação funcional e temporal com o QSIM. Realize as simulações funcional e temporal do circuito Flip-Flop4 ou Counter usando o QSIM. Figura 2.6 - Simulação Funcional de 4 FF 100ns Fonte: Elaborado pelo autor. Figura 2.7 - Simulação Temporal de 4 FF 100ns Fonte: Elaborado pelo autor. Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possível verificar se o circuito atende as restrições de tempo. Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequência do clock esperada através da seguinte linha: create_clock -name CLK50MHz -period 50MHz [get_ports {*}] Ver pag. 3 a 24 de Video motivational para apreender FPGA, VHDL Microsoft's Bing* Intelligent Search with Intel® FPGAs Aula 8 (27 mai) Uso das bibliotecas no VHDL. Library std O Package standard: é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift. O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação. Como declarar e usar os pacotes da biblioteca std. Note que esses pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008. -- NAO É NECESSARIO DECLARAR library std; use std.standard.all; use std.textio.all; Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD? ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std Library ieee O Package std_logic_1164 define os tipos de dados STD_ULOGIC e STD_LOGIC. O Package numeric_std define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base. O Package numeric_bit define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base. O Package numeric_std_unsigned introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal. O Package numeric_bit_unsigned introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal. O Package fixed_pkg (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed (SFIXED) e seus operadores. O Package float_pkg (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores. Pacotes não padronizados (NÃO UTILIZAR) O Package std_logic_arith define os tipos de dados SIGNED e UNSIGNED e seus operadores. Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys) O Package std_logic_unsigned é semelhante ao numeric_std_unsigned. (disponível da Synopsys) O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys) Como declarar e usar os pacotes da biblioteca ieee. library ieee; -- UTILIZAR ESTES PACOTES use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- NAO UTILIZAR ESTES PACOTES use ieee.std_logic_arith.all; use ieee.std_logic_signed.all; use ieee.std_logic_unsigned.all; Onde estão os arquivos dessa biblioteca na versão Quartus II versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD? Os pacotes padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee Os pacotes não padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys) Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II versão 16.0 instalado na IFSC_CLOUD? ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador Realizar as simulações funcional e temporal do circuito Observar o "Technology Map" e o "RTL" do circuito LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY registered_comp_add_v1 IS PORT (clk: IN STD_LOGIC; a, b: IN INTEGER RANGE 0 TO 7; reg_comp: OUT STD_LOGIC; reg_sum: OUT INTEGER RANGE 0 TO 15); END ENTITY; ARCHITECTURE ifsc_v1 OF registered_comp_add_v1 IS SIGNAL comp: STD_LOGIC; SIGNAL sum: INTEGER RANGE 0 TO 15; BEGIN comp <= '1' WHEN a>b ELSE '0'; sum <= a + b; PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN reg_comp <= comp; reg_sum <= sum; END IF; END PROCESS; END ARCHITECTURE; Acrescente saídas para o sinal sum e para o sinal comp, de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal. Figura 2.10 - Código RTL do Exemplo 2.3 Fonte: Elaborado pelo autor.

Unidade 3 - Tipos de Dados e Operadores em VHDL

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Unidade 3 - Tipos de Dados e Operadores em VHDL

Aula 9 (1 jun) Comentários no código (duplo traço --) -- Isso eh uma linha de comentario y <= a * b ; --o sinal y recebe o resultado da multiplicacao a x b Representação de caracteres, strings e números em VHDL. Caracteres (entre aspas simples) caracter: 'A' 'x' '#' (com aspas simples) Palavras (entre aspas duplas) string: "IFSC" "teste" "teste123" Números em geral elemento ("bit") único: '0' '1' 'Z' (entre aspas simples) vetor de elementos ("bits"): "0110" "101001Z" (entre aspas duplas) vetor de 1 elemento ("bit"): "0" "1" (entre aspas duplas) inteiros: 5 1101 1102 (sem aspas) Números binários: 0 -> '0' 7 (em base 2) -> "0111" ou b"0111" ou B"0111" 1023 (em base 2) -> "001111111111" ou b"1111111111" ou B"1111111111" Números octais: 44 (em base 8) -> 5*8^1 + 4*8^0 -> O"54" ou o"54" 1023 (em base 8)-> 1*8^3 + 7*8^2 + 7*8^1 + 7*8^0 -> o"1777" 8#1777# Números Hexadecimais: 1023 (em base 16) -> 3*16^2 + 15*16^1 + 15*16^0 = X"3FF" ou x"3FF" 16#3FF# Números decimais: 1023 -> 1023 ou 1_023 1000 -> 1000 ou 1_000 ou 1E3 Cuidado ao usar o "_" pois algumas ferramentas não o reconhecem. Números em outras bases (de 2 a 16) 85 (em base 5) -> (3*5^2 + 2*5^1 + 0*5^0) -> 5#320# 1539 (em base 3) -> (2*3^2+0*3^1+1*3^0)*3^4 -> 3#201#E4 Tipos de dados em VHDL. Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE. constant <constant_name> : <type> := <constant_value>; A constant pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, PACKAGE_BODY, BLOCK, GENERATE, PROCESS, FUNCTION e PROCEDURE. -- Signal sem valor default -- Para atribuir um valor a um signal use "<=" como operador. signal <name> : <type>; -- Signal com valor default signal <name> : <type> := <default_value>; -- Declarações comuns de signals signal <name> : std_logic; signal <name> : std_logic_vector(<msb_index> downto <lsb_index>); signal <name> : integer; signal <name> : integer range <low> to <high>; O signal pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, BLOCK, GENERATE. Os sinais não podem ser declarados no código sequencial (PROCESS, FUNCTION e PROCEDURE), mas podem ser usados. -- Variables devem ser declarada em process ou subprogramas. -- Para atribuir um valor a um variable use ":=" como operador. -- Variable sem valor default. variable <name> : <type>; -- Variable com valor default. variable <name> : <type> := <default_value>; -- Declarações comuns de variables variable <name> : std_logic; variable <name> : std_logic_vector(<msb_index> downto <lsb_index>); variable <name> : integer; variable <name> : integer range <low> to <high>; O variable (variável) só pode ser declarada e usada dentro do escopo no código sequencial (PROCESS, FUNCTION e PROCEDURE). Palavra chave OTHERS para formação de agregados Exemplos de declaração de CONSTANT, SIGNAL, VARIABLE, inicializando o valor usando o agregados CONSTANT a: BIT_VECTOR(5 DOWNTO 0) := (OTHERS => '0'); -- "000000" CONSTANT b: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', OTHERS => '1'); -- "01111111" CONSTANT c: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', 6 DOWNTO 0 => '1'); -- "01111111" CONSTANT d: BIT_VECTOR(7 DOWNTO 0) := "01111111"; SIGNAL e: STD_LOGIC_VECTOR(7 DOWNTO 0); -- Not initialized SIGNAL f: STD_LOGIC_VECTOR(1 TO 8) := (2|3|8 => '1', 4 => 'Z', OTHERS => '0' ); -- "011Z0001" VARIABLE g: BIT_VECTOR(1 TO 16); -- Not initialized VARIABLE h: BIT_VECTOR(1 TO 16) := (1 TO 8 => '1', OTHERS => '0'); -- "1111111100000000" Ver pag. 31 a 35 de Bibliotecas padrão IEEE (Std logic 1164.vhd, Numeric std.vhd). ATENÇÃO!!! Não use as bibliotecas que não são padrão (std_logic_arith, std_logic_unsigned, std_logic_signed) Classificação dos tipos de dados. A biblioteca standard.vhd define os tipos BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING. package standard is type boolean is (false,true); type bit is ('0', '1'); type severity_level is (note, warning, error, failure); type integer is range -2147483647 to 2147483647; type real is range -1.0E308 to 1.0E308; type time is range -2147483648 to 2147483647 units fs; ps = 1000 fs; ns = 1000 ps; us = 1000 ns; ms = 1000 us; sec = 1000 ms; min = 60 sec; hr = 60 min; end units; subtype natural is integer range 0 to integer'high; subtype positive is integer range 1 to integer'high; type string is array (positive range <>) of character; type bit_vector is array (natural range <>) of bit; A biblioteca Std logic 1164.vhd define os tipos STD_(U)LOGIG, STD_(U)LOGIG_VECTOR. PACKAGE std_logic_1164 IS TYPE std_ulogic IS ( 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' -- Don't care ); TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic; SUBTYPE std_logic IS resolved std_ulogic; TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic; A biblioteca Std logic 1164.vhd ainda define algumas funções importantes como a rising_edge que determina se um sinal está na borda de subida (usado em sinais de clock). ------------------------------------------------------------------- -- conversion functions ------------------------------------------------------------------- FUNCTION To_bit ( s : std_ulogic; xmap : BIT := '0') RETURN BIT; FUNCTION To_bitvector ( s : std_logic_vector ; xmap : BIT := '0') RETURN BIT_VECTOR; FUNCTION To_StdULogic ( b : BIT ) RETURN std_ulogic; FUNCTION To_StdLogicVector ( b : BIT_VECTOR ) RETURN std_logic_vector; ------------------------------------------------------------------- -- edge detection ------------------------------------------------------------------- FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; FUNCTION falling_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; ------------------------------------------------------------------- -- edge detection ------------------------------------------------------------------- FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS -- altera built_in builtin_rising_edge BEGIN RETURN (s'EVENT AND (To_X01(s) = '1') AND (To_X01(s'LAST_VALUE) = '0')); END; A biblioteca Numeric std.vhd define os tipos UNSIGNED e SIGNED. package NUMERIC_STD is type UNSIGNED is array (NATURAL range <>) of STD_LOGIC; type SIGNED is array (NATURAL range <>) of STD_LOGIC; A biblioteca Numeric std.vhd ainda define os operadores (abs, "+", "-", "*", "\", rem, mod, sll, slr, ror, rol), comparações ("=", '/=', ">", ">=", "<", "<=") e operadores lógicos (not, and, nand, or, nor, xor, xnor) para os tipos SIGNED e UNSIGNED. Além disso também define algumas funções muito utilizadas como: --============================================================================ -- RESIZE Functions --============================================================================ function RESIZE (ARG: SIGNED; NEW_SIZE: NATURAL) return SIGNED; function RESIZE (ARG: UNSIGNED; NEW_SIZE: NATURAL) return UNSIGNED; --============================================================================ -- Conversion Functions --============================================================================ function TO_INTEGER (ARG: UNSIGNED) return NATURAL; function TO_INTEGER (ARG: SIGNED) return INTEGER; function TO_UNSIGNED (ARG, SIZE: NATURAL) return UNSIGNED; function TO_SIGNED (ARG: INTEGER; SIZE: NATURAL) return SIGNED; Resumo dos Tipos predefinidos. Tipo de Dado Package Library Valores Observações BOOLEAN standard std TRUE e FALSE sintetizável BIT standard std valores '0', '1' sintetizável INTEGER standard std números inteiros de 32 bits [de -2^31 até + (2^31 - 1)] sintetizável NATURAL standard std números inteiros não negativos [de 0 até + (2^31 - 1)] sintetizável POSITIVE standard std números inteiros positivos [de 1 até + (2^31 - 1)] sintetizável BOOLEAN_VECTOR standard (2008) std vetor de BOOLEAN sintetizável BIT_VECTOR standard std vetor de BIT sintetizável INTEGER_VECTOR standard std vetor de INTEGER sintetizável REAL standard std números reais [de -1.0E-38 até + 1.0E38] simulação CHARACTER standard std caracteres ASCII STRING standard std vetor de CHARACTER STD_LOGIC std_logic_1164 ieee valores 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', '-' sintetizável STD_LOGIC_VECTOR std_logic_1164 ieee vetor de STD_LOGIC sintetizável SIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sem sinal sintetizável SIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas sem sinal sintetizável SIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável (não é padrão, não utilizar) UNSIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sem sinal sintetizável (não é padrão, não utilizar) UFIXED fixed_pkg + (2008) ieee números de ponto fixo sem sinal sintetizável SFIXED fixed_pkg + (2008) ieee números de ponto fixo com sinal sintetizável FLOAT float_pkg + (2008) ieee Números de ponto flutuante sintetizável Tipos de dados predefinidos: FIXED e FLOAT (apenas conhecer) Desafio - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. A entrada x(n) está baixo '0' se a vaga está vazia, e alto '1' se tem carro. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias, e em baixo '0' se não houver nenhuma vaga. Faça a simulação do circuito para ver se está funcionando, Figura 3.1 - Simulação do indicador de vagas Fonte: Elaborado pelo autor. Ver função resize Ver pag. 73 a 78 de Aula 10 (7 jun) Exemplo 3.1 Buffer Tri-state Ver como funciona em [2] library ieee; use ieee.std_logic_1164.all; entity tri_state is generic (N: NATURAL := 1); port ( input : in std_logic_vector(N-1 downto 0); ena : in std_logic; output : out std_logic_vector(N-1 downto 0); ); end entity; architecture tri_state of tri_state is begin output <= input when ena = '1' else "Z"; end architecture; Corrija os erros do código e verifique o modelo RTL obtido. Em seguida modifique as portas input e output para o tipo std_logic. Analise se seria possível modificar as portas para o tipo bit. Importante: O terceiro estado 'Z' só pode ser usado em saídas, e a sua realização nos FPGAs só ocorre nos nós de I/O. Exemplo 3.2 Circuito com Saida "don't care" library ieee; use ieee.std_logic_1164.all; entity Ex3_2 is port ( x : in STD_LOGIC_VECTOR(1 downto 0); y : out STD_LOGIC_VECTOR(1 downto 0) ); end entity; architecture un3 of Ex3_2 is begin y <= "00" when x = "00" else "01" when x = "10" else "10" when x = "01" else "--"; end architecture; Inspirado na descrição VHDL acima, tente resolver o Desafio - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. Cada entrada x(n) está baixo '0' se a vaga está vazia. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias. Importante: O don't care não funciona como se espera para uma entrada, por isso, use don't care apenas para saídas. x = "1----" -- não funciona em VHDL Se quiser mesmo usar don't care em entradas use a função std_match do pacote numeric_std std_match(x, "1----") -- funciona em VHDL Aula 11 e 12 (8 e 10 jun) Tipos de dados: SIGNED e UNSIGNED Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER Código Multiplicador --LIBRARY ieee; --USE ieee.numeric_std.all; --USE ieee.std_logic_1164.all; ENTITY multiplicador4x4 IS -- multiplicador usando INTEGER (positivos) -- PORT (a, b: IN INTEGER RANGE 0 TO 15; -- min(a) = 0; max(a) = 15 -> 4 bits -- y: OUT INTEGER RANGE 0 TO 225); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando INTEGER (positivos e negativos) -- PORT (a, b: IN INTEGER RANGE -8 TO 7; -- min(a) = -8; max(a) = 7 -> 4 bits -- y: OUT INTEGER RANGE -56 TO 64); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits -- multiplicador usando UNSIGNED -- PORT (a, b: IN UNSIGNED(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits -- y: OUT UNSIGNED(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando SIGNED -- PORT (a, b: IN SIGNED(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits -- y: OUT SIGNED(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits -- multiplicador usando STD_LOGIC_VECTOR -- PORT (a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando STD_LOGIC_VECTOR -- PORT (a, b: STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits END ENTITY; ARCHITECTURE v1 OF multiplicador4x4 IS BEGIN y <= a * b; END ARCHITECTURE; Observar o número de elementos lógicos, bits usados para representar as entradas e saídas. Observar o código RTL obtido. Realizar a simulação com entradas UNSIGNED e INTEGER na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Realizar a simulação com entradas SIGNED e INTEGER na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para UNSIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa UNSIGNED para STD_LOGIC_VECTOR Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para SIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa SIGNED para STD_LOGIC_VECTOR Ler e guardar a página sobre Aritmética com vetores em VDHL Ver pag. 39 a 54 de Aula 13 (8 jun) Operadores em VHDL. Operadores predefinidos: Atribuição, Lógicos, Aritméticos, Comparação, Deslocamento, Concatenação, "Matching". Operadores lógicos São suportados nos tipos de dados: BIT, BIT_VECTOR, BOOLEAN, STD_(U)LOGIC, STD_(U)LOGIC_VECTOR, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para BOOLEAN_VECTOR, UFIXED, SFIXED e FLOAT. NOT AND NAND OR NOR XOR XNOR Apenas o operador NOT tem precedência sobre os demais y <= a AND b XOR c -- é equivalente a (a AND b) XOR c y <= NOT a AND b -- é equivalente a (NOT a) AND b. y <= a NAND b -- é equivalente a NOT (a AND b) Operadores aritméticos São suportados nos tipos de dados: INTEGER, NATURAL, POSITIVE, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para UFIXED, SFIXED e FLOAT. soma (+) subtração (-) multiplicação (*) divisão (/) exponenciação (**) valor absoluto (ABS) resto (REM remainder) módulo (MOD) Não há restrições para síntese de circuitos com os operadores, exceto para "**" que necessita de expoente estático (a**5) ou base estática (5**a). O operador x/y é a divisão inteira com sinal. Exemplos: 9/10 = 0; -7/3 = -2; 9/-4 = -2; 20/(-4) = -5. O operador ABS x retorna o valor absoluto de x. Exemplos: ABS 6 = 6; ABS -11 = 11. O operador x REM y retorna o resto de x/y com sinal de x. Esse operador realiza a operação x REM y = x - (x/y)*y. Exemplos: 9 REM 10 = 9; -7 REM 3 = -1; 9 REM -4 = 1; 20 REM (-4) = 0. O operador x MOD y retorna o resto de x/y com sinal de y. Esse operador realiza a operação x MOD y = x REM y + a*y, onde a = 1 quando o sinal de x é diferente do sinal de y, e a = 0 se os sinais de x e y são iguais. Exemplos: 9 MOD 10 = 9 REM 10 = 9; -7 MOD 3 = 2; 9 REM -4 = -3; 20 REM (-4) = 0. Ver pag. 91 a 97 de Exemplo de uso de operadores aritméticos Exemplo conversor de binário para BCD - Binary-coded decimal de dois dígitos decimais (00 a 99). Para ilustrar são utilizadas os operadores DIVISOR e RESTO. Note a quantidade de elementos lógicos utilizados. É possível reduzir essa quantidade, aproveitando resultados intermediários e evitando a realização de uma nova divisão pelo uso do operador REM. Faça uma segunda implementação que reduza significativamente o número de elementos lógicos. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity bin2bcd is port ( C : in std_logic_vector (6 downto 0); sd, su : out std_logic_vector (3 downto 0) ); end entity; <!-- architecture ifsc_v1 of bin2bcd is signal C_uns : unsigned (6 downto 0); signal sd_uns, su_uns : unsigned (6 downto 0); begin sd <= std_logic_vector(resize(sd_uns, 4)); su <= std_logic_vector(resize(su_uns, 4)); sd_uns <= C_uns/10; su_uns <= C_uns rem 10; c_uns <= unsigned(c); end architecture; architecture ifsc_v2 of bin2bcd is begin -- Implemente o circuito usando a definição de REM que é: x REM y = x - (x/y)*y end architecture; configuration bin2bcd_cfg of bin2bcd is --A instrução '''configuration''' associa a '''entity''' bin2bcd a '''architecture'''. for ifsc_v1 end for; --Para associar a '''entity''' bin2bcd a '''architecture''' ifsc_v2 comente a linha acima e descomente a linha abaixo. -- for ifsc_v2 end for; end configuration; Figura 3.2 - RTL do conversor de Binário para BCD com 2 digitos Fonte: Elaborado pelo autor. Figura 3.3 - Simulação do conversor de Binário para BCD com 2 digitos Fonte: Elaborado pelo autor. Aula16p (22 jun) Operadores de deslocamento (SHIFT) SLL (Shift Left Logic) - Deslocamento a esquerda lógico (preenchimento com '0's das posições a direita. SRL (Shift Right Logic) - Deslocamento a direita lógico (preenchimento com '0's das posições a esquerda. SLA (Shift Left Arithmetic) - Deslocamento a esquerda aritmético (posições liberadas da direita mantém o bit lsb) SRA (Shift Right Arithmetic) - Deslocamento a esquerda aritmético (posições liberadas da esquerda mantém o bit msb) ROL (Rotate Left) - Deslocamento circular a esquerda ( o bit que sai na esquerda é retornado na direita) ROR (Rotate Right) - Deslocamento circular a direita ( o bit que sai na direita é retornado na esquerda) signal a: bit_vector(7 downto 0) := "01100101"; y <= a SLL 2; -- y <= "10010100" (y <= a(5 downto 0) & "00";) y <= a SLA 2; -- y <= "10010111" (y <= a(5 downto 0) & a(0) & a(0);) y <= a ROR 2; -- y <= "01011001" (y <= a(1 downto 0) & a(7 downto 2);) Esses operadores são suportados nos tipos BIT_VECTOR, (UN)SIGNED. Em VHDL 2008 também para BOOLEAN_VECTOR, STD_(U)LOGIG_VECTOR, UFIXED e SFIXED. Operador de concatenação (&) Esse operador é suportado nos tipos BIT_VECTOR, STD_(U)LOGIG_VECTOR, STRING e (UN)SIGNED. Em VHDL 2008 também para INTEGER_VECTOR e BOOLEAN_VECTOR. É utilizado para agrupar objetos como mostrado nos comentários dos exemplos anteriores Operadores de comparação São suportados nos tipos de dados: BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para BOOLEAN_VECTOR, INTEGER_VECTOR, UFIXED, SFIXED e FLOAT. Igualdade (=) Diferença (/=) Menor que (<) Menor ou igual que (<=) Maior que (>) Maior ou igual que (>=) Operadores de comparação de associação (matching comparison) Foram introduzidos no VHDL 2008, e tem o objetivo de tratar nos tipos baseados no STD_ULOGIC de forma igual os valores lógicos 'H'='1' e também 'L'='0', e 'X'='Z'='W'. São suportados nos tipos de dados: BIT, BIT_VECTOR, STD_(U)LOGIG, STD_(U)LOGIG_VECTOR, SIGNED e UNSIGNED. Com VHDL 2008 também suportado para UFIXED, SFIXED. Igualdade (?=) Diferença (?/=) Menor que (?<) Menor ou igual que (?<=) Maior que (?>) Maior ou igual que (?>=) Aula 14 (17 jun) Atributos em VHDL. Atributos de síntese: Em VHDL existem diversos atributos de sintese que controlam a forma como o processo de "Analysis & Synthesis" é realizado pelo Quartus II. Uma listagem completa pode ser encontrada em: VHDL Synthesis Attributes and Directives - Quartus Prime Pro Edition Help version 18.1 ATTRIBUTE enum_encoding [3] type fruit is (apple, orange, pear, mango); attribute enum_encoding : string; attribute enum_encoding of fruit : type is "11 01 10 00"; ATTRIBUTE chip_pin [4] entity foo is port (sel : in std_logic; data : in std_logic_vector(3 downto 0); o : out std_logic); end foo; architecture rtl of foo is attribute chip_pin : string; attribute chip_pin of sel : signal is "C4"; attribute chip_pin of data : signal is "D1, D2, D3, D4"; begin -- Specify additional code end architecture; O uso desse atributo sobrepõe a atribuição dos pinos através da IDE do Quartus II, e por isso não é recomendável. O atributo de síntese chip_pin pode ser usado apenas em portas da entidade "top-level" do projeto. . ATTRIBUTE keep [5] O atributo de síntese KEEP, sinaliza ao processo de "Analysis & Synthesis" para manter intacto um determinado signal ou componente. signal a,b,c : std_logic; attribute keep: boolean; attribute keep of a,b,c: signal is true; Exemplo 4.4: Delay line (Síntese e Simulação temporal sem o com o atributo keep) Exemplo 5.8 Gerador de Pulsos estreitos Aula 15 (21 jun) Atributos em VHDL. Atributos de síntese: ATTRIBUTE preserve [6], [7]. signal a,b,c : std_logic; attribute preserve: boolean; attribute preserve of a,b,c: signal is true; ATTRIBUTE noprune[8]. signal reg1: std_logic; attribute noprune: boolean; attribute noprune of reg1: signal is true; Exemplo 4.5: Registros redundantes Síntese sem e com os atributos keep, preserve e noprune ENTITY redundant_registers IS PORT ( clk, x: IN BIT; y: OUT BIT); END ENTITY; ARCHITECTURE arch OF redundant_registers IS SIGNAL a, b, c: BIT; -- NORMAL -- 1 LE --ATTRIBUTE preserve: BOOLEAN; --ATTRIBUTE preserve OF a, b, c: SIGNAL IS TRUE; -- 2 LE --ATTRIBUTE noprune: BOOLEAN; --ATTRIBUTE noprune OF a, b, c: SIGNAL IS TRUE; --3 LE --ATTRIBUTE keep: BOOLEAN; --ATTRIBUTE keep of a,b,c: SIGNAL IS TRUE; BEGIN PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN a <= x; b <= x; c <= x; END IF; END PROCESS; y <= a AND b; END ARCHITECTURE; Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o Technology Map dos circuitos gerados e verifique a localização dos FFs no Chip Planner. Figura 3.4 - Technology Map do circuito compilado sem Attribute Fonte: Elaborado pelo autor. Figura 3.5 - Technology Map do Circuito com Attribute Preserve (or Keep) Fonte: Elaborado pelo autor. Figura 3.6 - Technology Map do Circuito com Attribute Noprune Fonte: Elaborado pelo autor. Ver pag. 91 a 111 de Aula16p (22 jun) Atributos predefinidos são definidos no padrão 1076-2019 - IEEE Standard for VHDL Language Reference Manual. Esse documento pode ser acesso via o portal Periódicos Capes acesso CAFE. Para cada atributo existe uma descrição completa como mostrado a seguir. P'LEFT Kind: Value. Prefix: Any prefix P that is appropriate for an object with a scalar type or subtype T, or an alias thereof, or that denotes any scalar type or subtype T. Result type: Same type as T. Result: The left bound of T. A seguir estão listados alguns dos atributos mais utilizados. 16.2.2 Predefined attributes of types and objects (p.270) P'LEFT - The left bound of T. P'RIGHT - The right bound of T. P'HIGH - The upper bound of T. P'LOW - The lower bound of T. P'ASCENDING - It is TRUE if T is defined with an ascending range; FALSE otherwise. P'LENGTH - maximum(0, T’POS(T’HIGH) – T’POS(T’LOW) + 1) P'RANGE - The range T'LEFT to T'RIGHT if the range of T is ascending, or the range T'LEFT downto T'RIGHT if the range of T is descending P'REVERSE_RANGE - The range T'RIGHT downto T'LEFT if the range of T is ascending, or the range T'RIGHT to T'LEFT if the range of T is descending T'POS(X) - The position number of the value of the parameter T'VAL(X) - The value whose position number is the universal_integer value corresponding to X. 16.2.3 Predefined attributes of arrays (p.275) A'LEFT [(N)] - Left bound of the Nth index range of A A'RIGHT [(N)] - Right bound of the Nth index range of A A'HIGH [(N)] - Upper bound of the Nth index range of A A'LOW [(N)] - Lower bound of the Nth index range of A. A'RANGE [(N)] - The range A'LEFT(N) to A'RIGHT(N) if the Nth index range of A is ascending, or the range A'LEFT(N) downto A'RIGHT(N) if the Nth index range of A is descending A'REVERSE_RANGE [(N)] - The range A'RIGHT(N) downto A'LEFT(N) if the Nth index range of A is ascending, or the range A'RIGHT(N) to A'LEFT(N) if the Nth index range of A is descending. A'LENGTH [(N)] - Number of values in the Nth index range A'ASCENDING [(N)] - TRUE if the Nth index range of A is defined with an ascending range; FALSE otherwise. 16.2.4 Predefined attributes of signals (p. 277) S'EVENT - A value that indicates whether an event has just occurred on signal S. S'LAST_VALUE - For a signal S, if an event has occurred on S in any simulation cycle, S'LAST_VALUE returns the value of S prior to the update of S in the last simulation cycle in which an event occurred; otherwise, S'LAST_VALUE returns the current value of S. 16.2.5 Predefined attributes of named entities (p. 279) E'SIMPLE_NAME - The simple name, character literal, or operator symbol of the named entity Atributos definidos pelo usuário; attribute attribute_name: attribute_type; attribute attribute_name of entity_tag [signature]: entity_class is value; Tipos definidos pelo usuário: Escalares (Inteiros e Enumerados) Tipos de Array 1D x 1D, 2D , 1D x 1D x 1D, 3D. Ver : Array em VHDL Exemplo 3.5: Array de Integers 1D x 1D O código abaixo cria um array de inteiros e utiliza as entradas "row" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_1Dx1D_integer is port ( row : in integer range 1 to 3; slice : out integer range 0 to 15 ); end entity; architecture teste of array_1Dx1D_integer is type a1Dx1D_integer is array (1 to 3) of integer range 0 to 15; constant table : a1Dx1D_integer := (15, 5, 7); begin slice <= table(row); end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Qual o valor na saída quando a entrada row = 2? 4) Quantos elementos lógicos são necessários para fazer a síntese deste circuito? Exemplo 3.6: Array de bits 1D x 1D O código abaixo cria um array de bits e utiliza as entradas "row" e "column" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_1Dx1D_bit is port ( row : in integer range 1 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out bit_vector(1 to 2); slice3 : out bit_vector(1 to 4); slice4 : out bit_vector(1 to 3) ); end entity; architecture teste of array_1Dx1D_bit is type a1Dx1D_bit is array (1 to 3) of bit_vector(1 to 4); constant table : a1Dx1D_bit := (('1', '1', '1', '1'), --15 ('0', '1', '0', '1'), -- 5 ('0', '1', '1', '1')); -- 7 begin --slice1 <= table(row)(column); --slice2 <= table(row)(1 to 2); --slice3 <= table(row)(1 to 4); --slice4 <= table(1 TO 3)(column); --slice4 <= table(1)(column) & table(2)(column) & table(3)(column); --gen : for i in 1 to 3 generate -- slice4(i) <= table(i)(column); --end generate; end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Descomente uma a uma as linhas na architecture. Verifique quais são aceitas pelo compilador? As 3 últimas formam um bloco único Exemplo 3.7: Array de bits 2D O código abaixo cria um array de bits e utiliza as entradas "row" e "column" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_2D_bits is port ( row : in integer range 0 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out BIT_VECTOR(1 to 2); slice3 : out BIT_VECTOR(1 to 4); slice4 : out BIT_VECTOR(1 to 3) ); end entity; architecture teste of array_2D_bits is type a2D_bits is array (1 to 3, 1 to 4) of bit; constant table : a2D_bits := (('0', '0', '0', '1'), ('1', '0', '0', '1'), ('1', '1', '0', '1') ); begin --slice1 <= table(row, column); --slice2 <= table(row, 1 TO 2); --slice3 <= table(row, 1 TO 4); --slice4 <= table(1 TO 3, column); --slice4 <= table(1, column) & table(2, column) & tabl --gen : for i in 1 to 3 generate -- slice4(i) <= table(i, column); --end generate; end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Descomente uma a uma as linhas na architecture. Verifique quais são aceitas pelo compilador? As 3 últimas formam um bloco único Notas importantes A retirada de fatias (SLICES) dos ARRAYs só pode ser feita se o array foi definido com um vetor de vetores (1Dx1D ou 1Dx1Dx1D). Ainda assim é necessário respeitar a ordem dos índices do VETOR. No caso abaixo é ascendente (TO), e dentro dos limites (1 to 4). type a1Dx1D_bit is array (1 to 3) of BIT_VECTOR(1 to 4); A retirada de fatias (SLICES) dos ARRAYs por coluna ou em ARRAY 2D ou 3D pode ser feita usando a retirada de elemento a elemento e concatenando-os ou atribuindo-os diretamente ao vetor de saída. type a2D_bits is array (1 to 3, 1 to 4) of bit; type a3D_bits is array (1 to 3, 1 to 4, 1 to 2) of bit; Concatenando por linha (ROW) ou coluna (COLUMN). slice3 <= table(row, 1) & table(row, 2) & & table(row, 3) & & table(row, 4); slice4 <= table(1, column) & table(2, column) & table(3, column); Amostrando elemento a elemento por linha (ROW) ou coluna (COLUMN gen1 : for j in 1 to 4 generate slice3(j) <= table(row, j); end generate; gen2 : for i in 1 to 3 generate slice4(i) <= table(i, column); end generate; Aula 17 (24 jun) Como usar ARRAYs em portas? Declaração do TYPE em PACKAGE Exemplo 3.8: Multiplexador com porta 1D x 1D.:: -----Package:------------ -- File: my_pkg.vhd ------------------------- package my_data_types is type a1Dx1D_bit_vector is array (0 to 3) of BIT_VECTOR(7 downto 0); end my_data_types; -----Main code: -------- -- File: my_pkg.vhd ------------------------- use work.my_data_types.all; entity mux1Dx1D is port ( x : in a1Dx1D_bit_vector; sel : integer range 0 to 3; y : out BIT_VECTOR(7 downto 0) ); end entity; architecture pedroni of mux1Dx1D is begin y <= x(sel); end architecture; Ver pag. 60 a 73 de Aula 18 (29 jun) A declaração de RECORD Enquanto que em um ARRAY todos os elementos devem ser obrigatoriamente do mesmo tipo, em um RECORD (Registro) os elementos podem ser de tipos diferentes. type memory_access is record address : integer range 0 to 255; block : integer range 0 to 3; data : BIT_VECTOR(15 downto 0); end record; --Escrita no RECORD constant endereco : memory_access := (34, 3, "010011110101011"); --Acesso ao RECORD signal address_lido : integer range 0 to 255; signal block_lido : integer range 0 to 3; signal data_lido : bit_vector(15 downto 0); address_lido <= endereco.address; block_lido <= endereco.block; data_lido <= endereco.data; Um exemplo de uso do RECORD é: entity record_example is port ( flag : out BIT_VECTOR(1 to 4); sum : out natural range 0 to 15 ); end entity; architecture record_example of record_example is type pair is record a, b : natural range 0 to 7; end record; type stack is array (1 to 4) of pair; constant matrix : stack := ((1, 2), (3, 4), (5, 6), (7, 0)); begin gen : for i in 1 to 4 generate flag(i) <= '1' when matrix(i).a > matrix(i).b else '0'; end generate; sum <= matrix(1).a + matrix(1).b; end architecture; As declarações de SUBTYPE A declaração de SUBTYPE é usada para restringir as declarações de TYPE. Abaixo estão alguns exemplos. subtype natural is integer range 0 to integer'HIGH; subtype positive is integer range 1 to integer'HIGH; subtype my_integer is integer range - 32 to 31; Uso da declaração ALIAS A declaração ALIAS define um nome alternativo para uma entidade ou objeto. ALIAS new_name [: specifications] IS original_name [signature]; Alguns exemplos do uso do ALIAS para objetos (SIGNAL). SIGNAL data_bus: STD_LOGIC_VECTOR(31 DOWNTO 0); --bus1 is a new name for data_bus: ALIAS bus1 IS data_bus; --bus2 is a new name for data_bus, but with a modified range: ALIAS bus2: STD_LOGIC_VECTOR(32 DOWNTO 1) IS data_bus; --bus3 is another name for data_bus, with an ascending range: ALIAS bus3: STD_LOGIC_VECTOR(1 TO 32) IS data_bus; --upper_bus1 is a new name for the upper half of data_bus ALIAS upper_bus1 IS data_bus(31 DOWNTO 16); --upper_bus2 is a new name for the upper half of data_bus, but --with a modified range: ALIAS upper_bus2: STD_LOGIC_VECTOR(17 TO 32) IS data_bus(31 DOWNTO 16); --lower_bus1 is a new name for the lower half of data_bus ALIAS lower_bus1 IS data_bus(15 DOWNTO 0); --lower_bus2 is a new name for the lower half of data_bus, but --with a modified range: ALIAS lower_bus2: STD_LOGIC_VECTOR(1 TO 16) IS data_bus(15 DOWNTO 0); Ver pag. 112 a 113 de Veja um exemplo de uso de alias no pacote numeric_std.vhd function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is constant L_LEFT: INTEGER := L'LENGTH-1; alias XL: UNSIGNED(L_LEFT downto 0) is L; alias XR: UNSIGNED(L_LEFT downto 0) is R; variable RESULT: UNSIGNED(L_LEFT downto 0); variable CBIT: STD_LOGIC := C; begin for I in 0 to L_LEFT loop RESULT(I) := CBIT xor XL(I) xor XR(I); CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I)); end loop; return RESULT; end ADD_UNSIGNED; NOTA: No exemplo acima, a CONSTANT L_LEFT recebe o tamanho do parâmetro (L), que pode ser qualquer. Esse tamanho é utilizado para criar dois ALIAS para os parâmetros L e R, utilizando uma indexação (L_LEFT DOWNTO 0). Com isso é possível dentro do FOR-LOOP criar os circuitos que realizam as operações lógicas que realizam a operação de soma. Sobrecarga de operadores function "+" (a : integer; b : bit) return integer is begin if (b = '1') then return a + 1; else return a; end if; end "+"; function "+" (a : integer; b : std_logic) return integer is begin if (b = '1') then return a + 1; else return a; end if; end "+"; Ver pag. 91 a 108 de Como estimar os tempos de propagação? Medição de tempos de propagação em circuitos combinacionais

Unidade 4 - Código Concorrente

• 4 AULAS

Unidade 4 - Código Concorrente

Aula 18 (29 jun) Código Concorrente. Uso de Operadores instrução WHEN-ELSE (WHEN) <optional_label>: <target> <= <value> when <condition> else <value> when <condition> else <value> when <condition> else ... <value>; Importante: O último ELSE deve cobrir todos os demais valores para evitar a criação de LATCHES. Warning (13012): Latch ... has unsafe behavior No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Conditional Signal Assignment] instrução WITH-SELECT-WHEN (SELECT) <optional_label>: with <expression> select <target> <= <value> when <choices>, <value> when <choices>, <value> when <choices>, ... <value> when others; Importante: O valor deve cobrir todas as demais possibilidades usando WHEN OTHERS para evitar a criação de LATCHES, ou erros de análise. Error (10313): VHDL Case Statement error ...: Case Statement choices must cover all possible values of expression No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Selected Signal Assignment]. Mas ATENÇÃO, faltam as virgulas após cada escolha. Exemplo 5.1 + 5.2 Exemplo de mux usando 3 tipos de arquiteturas: com portas discretas, com WHEN-ELSE e com WITH-SELECT --------------------------- -- FILE mux4x1.vhd -- --------------------------- library ieee; use ieee.std_logic_1164.all; entity mux4x1 is port ( x0, x1, x2, x3 : in STD_LOGIC; sel : in STD_LOGIC_VECTOR(1 downto 0); y : out STD_LOGIC ); end entity; architecture operators_only of mux4x1 is begin y <= (not sel(1) and not sel(0) and x0) or (not sel(1) and sel(0) and x1) or (sel(1) and not sel(0) and x2) or (sel(1) and sel(0) and x3); end architecture; architecture operators_only_alias of mux4x1 is alias s1 is sel(1); alias s0 is sel(0); begin y <= (not s1 and not s0 and x0) or (not s1 and s0 and x1) or (s1 and not s0 and x2) or (s1 and s0 and x3); end architecture; architecture with_WHEN of mux4x1 is begin y <= x0 when sel = "00" else x1 when sel = "01" else x2 when sel = "10" else x3; end architecture; architecture with_SELECT of mux4x1 is begin with sel select y <= x0 when "00", x1 when "01", x2 when "10", x3 when others; end architecture; configuration which_mux of mux4x1 is -- for operators_only end for; -- for operators_only_alias end for; for with_WHEN end for; -- for with_SELECT end for; end configuration; Verifique os três circuitos (RTL e Technology Map) considerando as entradas x0 a x3 e a saída y com apenas um elemento. Mude a entrada x para STD_LOGIC_VECTOR(3 downto 0). Como poderia ser feito o código para que pudesse ser selecionada uma entrada entre N = 2^M. Modifique os circuitos para que tenham as entradas x0 a x3 e a saída y com 4 elementos. No caso do uso de WHEN-ELSE e WITH-SELECT é só alterar o tamanho dos vetores STD_LOGIC_VECTOR. Qual é a solução para a descrição com portas? Veja se consegue implementar uma solução. Note que para associar uma entre várias arquiteturas para a mesma ENTITY está sendo utilizada a instrução CONFIGURATION. A ARCHITECTURE que está descomentada é a que será associada a ENTITY. Caso não se use a instrução CONFIGURATION, a última será a ARCHITECTURE utilizada. Importante todas as ARCHITECTURE devem estar sintaticamente corretas pois o configuration apenas faz a associação configuration which_mux of mux4x1 is -- for operators_only end for; -- for operators_only_alias end for; for with_WHEN end for; -- for with_SELECT end for; end configuration; Ver pag. 121 a 127 de Uso da instrução FOR-GENERATE label: FOR identificador IN faixa GENERATE [Parte_Declarativa BEGIN] Instruções_concorrentes ... END GENERATE [label]; Exercício - Dado o somador para 4 entradas a(0) até a(3), use o FOR-GENERATE para torná-lo um somador para N entradas. --------------------- -- FILE my_pkg.vhd -- --------------------- library ieee; use ieee.std_logic_1164.all; package my_pkg is type a_slv is array(natural range <>) of std_logic_vector (3 downto 0); end package; --------------------------- -- FILE vector_adder.vhd -- --------------------------- library ieee work; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.my_pkg.all; entity vector_adder is generic (N : natural := 4); port ( a : in a_slv (0 to N-1); soma : out std_logic_vector (3 downto 0)); end entity; -- Versão que realiza a soma diretamente, mas que precisa modificar o código de acordo com o número de entradas. architecture ifsc_v1 of vector_adder is signal soma_sig : signed(3 downto 0); begin soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) + signed(a(3)); soma <= std_logic_vector(soma_sig); end architecture; -- Versão que realiza a soma usando um FOR GENERATE architecture ifsc_v2 of vector_adder is begin end architecture; --------------------------- -- FILE vector_adder.vhd -- --------------------------- configuration ifsc_cfg of vector_adder is -- for ifsc_v1 end for; for ifsc_v2 end for; end configuration; Aula 19 (1 jul) Implementação de conversor Gray para Binário. Ver Código Gray ------------------------- -- File: gray2bin.vhd -- ------------------------- entity gray2bin is generic (N : natural := 4 ) port ( g : in std_logic_vector(____) b : out std_logic_vector(____) ) end entity architecture ifsc_v1 of ____ is begin end architecture architecture ifsc_v2 of ____ is begin end architecture Aula 20 (5 jul) Exemplo 5.3 - Unidade de Lógica e Aritmética (ALU). Escreva o código VHDL que implemente a ALU mostrada no diagrama abaixo. Use operações do tipo SIGNED. As entradas a e b e saída y ter o número de bits definido através de GENERIC, e ser do tipo STD_LOGIC_VECTOR. Faça simulação funcional para os diferentes OPCODE. ---------------------- -- File: alu.vhd -- ---------------------- entity alu is generic (N : natural := 8); port ( a, b : in std_logic(? downto 0); cin : in std_logic; opcode : in std_logic(? downto 0); y : out std_logic(? downto 0) ); end entity; architecture alu of alu is begin end architecture; Figura 3.9 - Unidade de Lógica e Aritmética Fonte: pag. 127 . Ver pag. 127 a 134 de Aula 21 (6 jul) Porta AND e NAND generica (uso do FOR GENERATE) Detector de paridade Marcada a avaliação A1 (até Código Concorrente) para 19 jul; Estudar https://moodle.ifsc.edu.br/mod/wiki/view.php?id=286372

Aula 24 (15 jul)

• Revisão para avaliação A1

Aula 25 (19 jul)

• Avaliação A1

Unidade 5 - Código Sequencial

• 7 AULAS

Unidade 5 - Código Sequencial

Aula 22 (8 jul) Código Sequencial. Diferenças entre código concorrente e sequencial <=> circuitos combinacional e sequencial Diferenças entre os objetos SIGNAL e VARIABLE Tipos de elementos de memória: Latch x Flip-flop Latch D Flip-flop tipo D com reset assíncrono e com reset (clear) síncrono Seção de código sequencial PROCESS: lista de sensibilidade [rótulo:] PROCESS [(lista_de_sensibilidade)] [IS] [parte_declarativa] BEGIN afirmação_sequencial; afirmação_sequencial; ... END PROCESS [rótulo]; Instrução IF [rótulo:] IF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSIF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSE afirmação_sequencial; afirmação_sequencial; ... END IF [rótulo]; Exemplos: DFFs com Reset Assincrono e Reset Sincrono, com Enable, com Preset (Variação Ex 6.1). --Flip Flop tipo D com reset assincrono, sensivel a borda de subida. process (clock,reset) begin if (reset = '1') then q <= '0'; -- elsif (clock'event and clock = '1') then or elsif (rising_edge(clock)) then q <= d; end if; end process; --Flip Flop tipo D com preset assincrono e sinal de enable, sensivel a borda de descida. process (clock, preset) begin if (preset = '1') then q <= '1'; elsif (falling_edge(clock)) then if (enable = '1') then q <= d; end if; end if; end process; Comparar com Latch (sem clk'event). --Latch tipo D com reset assincrono. process (enable, reset, d) begin if (reset = '1') then d <= '0'; elsif (enable='1')) then q <= d; end if; end process; Ver pag. 151 a 156 de Aula 23 (13 jul) -- Flip Flop tipo D com reset síncrono sensível a borda de subida. -- Modifique a descrição para que o reset_ass seja assíncrono e reset_sinc seja síncrono. -- Note que a função rising_edge(clock) é equivalente a (clock'event and clock'last_value = '0' and clock = '1')) process (clock, reset) begin if (reset = '1') then q <= '0'; elsif (clock'event and clock'last_value = '0' and clock = '1')) then q <= d; end if; end process; Simulação funcional do DFFs e do Latch Porta paralela com N DFFs. Aula 26 (20 jul) Contador crescente 0-N (baseado no Ex.6.2), com N = 2^Mbits-1 (1 3 7 15) Com overflow no valor máximo Contador crescente 0-N (baseado no Ex.6.2), com N =/= 2^Mbits (5, 10) Com parada no valor máximo Com overflow no valor máximo Contador decrescente 0-N (baseado no Ex.6.2), com N =/= 2^Mbits (5, 10) Com parada no valor mínimo Com underflow no valor máximo Aula 27 (22 jul) Projetar um contador em BCD entre 0 e 99, com entrada de clock, reset e saidas unidade(0 a 9) e dezena (0 a 9). versão 1 - contagem crescente. versão 2 - contagem decrescente. versão 3 - contagem crescente ou decrescente controlado por uma entrada DIR. Se DIR = '0' a contagem é crescente se DIR = '1' a contagem é decrescente. Nota: Antes de implementar a versão 3 verifique no RTL das versões 1 e 2 as diferenças, e pense nas possibilidades de reutilização do hardware. O que é comum entre elas e o que precisa ser acrescentado na versão 3. Tente obter uma versão com o mínimo acréscimo em elementos lógicos. Aula 28 (27 jul) Registrador de deslocamento (Ex.6.3) Figura 4.1 - RTL do registrador de deslocamento (Ex.6.3) Fonte: Elaborado pelo autor. Versão 1 - Implementação com 4 FF D. entity shift_reg4_right is port ( din, clk, rst : in std_logic; dout : out std_logic ); end entity; architecture ifsc of shift_reg4_right is begin end architecture; Versão 2 - Implementação com for generate da conexão de FF D. entity shift_reg_right is generic (N : integer := 4); port ( din, clk, rst : in std_logic; dout : out std_logic ); end entity; architecture ifsc of shift_reg_right is begin end architecture; Versão 3 - Implementação com formação de agregado via concatenação. entity shift_reg_right is generic (N : integer := 4); port ( din, clk, rst : in std_logic; dout : out std_logic ); end entity; architecture ifsc of shift_reg_right is begin process (clk, rst) variable q : std_logic_vector (N-1 downto 0); begin if (rst = '1') then q := (others => '0'); elsif (clk'EVENT and clk = '1') then q := din & q (N-1 downto 1); end if; dout <= q(0); end process; end architecture; Simule o Registrador de Deslocamento usando o QSIM, visualizando os sinais internos para perceber o deslocamento. Repita a simulação usando o Modelsim. Aula 29 (29 jul) Aproveitando a versão 3 ou 2 do Shift Register da aula anterior, projete e faça a simulação dos dois circuitos indicados a seguir: Embrião de um conversor serial para paralelo. Figura 4.2 - RTL do embrião de um conversor serial para paralelo Fonte: Elaborado pelo autor. Para usar o hardware do ShifRegister como base para um conversor serial para paralelo, basta conectar as saídas dos FFD em portas DataOut(N-1) até DataOut(0). Assim, os sinais seriais da entrada SerialIn estarão disponíveis nestas saídas DataOut a cada N clocks. Figura 4.3 - Simulação funcional do embrião de um conversor serial para paralelo Fonte: Elaborado pelo autor. Uma simulação com o QSIM é mostrada na figura acima. entity serial2parallel is port ( clk, rst : in std_logic; SerialIn : in std_logic; DataOut : out std_logic_vector(N-1 downto) ); end entity; architecture ifsc of serial2parallel is begin end architecture; Embrião de um conversor paralelo para serial. Figura 4.4 - Simulação funcional do embrião de um conversor paralelo para serial Fonte: Elaborado pelo autor. Para usar o hardware do ShiftRegister como base para um conversor paralelo para serial, é necessário carregar os dados paralelos do DataIn com o sinal Load nos FFD e em seguida fazer o deslocamento deles bit por bit durante N clocks. Na saída SerialOut do ShiftRegister os dados serão seriazados, aparecendo um cada clock. Figura 4.5 - Simulação funcional do embrião de um conversor paralelo para serial Fonte: Elaborado pelo autor. Uma simulação com o QSIM é mostrada na figura acima. entity parallel2serial is port ( clk, rst : in std_logic; Load : in std_logic; DataIn : in std_logic_vector(N-1 downto); SerialOut : out std_logic ); end entity; architecture ifsc of parallel2serial is begin end architecture; Aula 30 e 31 (02 e 03 ago) Os alunos irão simular o conversor parallel2serial e o conversor serial2parallel É fundamental que vocês tenham o código todo já implementado gerando o RTL correto conforme visto na aula anterior. De preferencia a simulação conforme mostrada nas figuras 4.3 e 4.5 deve estar pronta também. Após a simulação irão configurar os circuitos para implementar no kit Mercurio IV da Macnica. Aula 33 (10 ago) Instruções do tipo LOOP: LOOP incondicional, FOR-LOOP, WHILE-LOOP, NEXT, EXIT Instrução LOOP incondicional: [rótulo:] LOOP afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; Instrução FOR-LOOP: [rótulo:] FOR identificador IN faixa LOOP afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; Instrução WHILE-LOOP: [rótulo:] WHILE condição LOOP -- Executa as "afirmações enquanto a "condição" for verdadeira afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; Instrução LOOP com EXIT: [rótulo:] [FOR identificador IN faixa] LOOP afirmação_sequencial; EXIT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, termina o "LOOP" afirmação_sequencial; ... END LOOP [rótulo]; Instrução LOOP com NEXT: [rótulo:] [FOR identificador IN faixa] LOOP afirmação_sequencial; NEXT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, não executa as linhas até a linha "END LOOP" -- e incrementa o "identificador". afirmação_sequencial; ... END LOOP [rótulo]; Instrução CASE [rótulo:] CASE expressão IS WHEN valor => atribuições; -- valor único ... WHEN valor1 | valor2 | ... | valorN => atribuições; -- lista de valores ... WHEN valor1 TO valor2 => atribuições; -- faixa de valores ... END CASE; Exemplos: Leading Zeros (LOOP com EXIT) (Ex 6.5) - Esse circuito deve determinar quantos zeros tem em um vetor de entrada Vin antes do primeiro bit '1', começando da esquerda para a direita. Fazer a síntese do circuito; fazer simulação no Modelsim; analisar a forma como o compilador implementou o incrementador. entity leading_zeros is generic (N : natural := 8); port ( Vin : in std_logic_vector(0 to N-1); count : out integer range 0 to N ); end entity; architecture ____ of leading_zeros is begin process (data) variable count : integer ____ 0 to N begin count := 0; for i ___ data'range ____ case data(i) is when '0' => count := count + 1; when _____ => exit; end ___ end ____ zeros <= count; end process; end _______; Contador de zeros (FOR LOOP) - Esse circuito deve determinar quantos zeros tem em um vetor de entrada Vin. Fazer a síntese do circuito; fazer simulação no Modelsim; analisar a forma como o compilador implementou o incrementador. Ver pag. 161 a 164 de Carry-Ripple Adder (FOR-LOOP) (Ex 6.4) - apenas analisar. Um somador do tipo carry ripple utiliza o bloco básico full adder para construir somadores de qualquer número de bits. Os bits carry são adicionados aos blocos posteriores, produzindo um hardware combinário. O full adder é baseado nas funções. $s_{k}=a_{k}\oplus b_{k}\oplus c_{k}$ $c_{k+1}=a_{k}.b_{k}+a_{k}.c_{k}+b_{k}.c_{k}$ onde $c_{k+1}$ é o carry out, $c_{k}$ é o carry in entity carry_ripple_adder is generic (N : integer := 4); port ( a, b : std_logic_vector (N-1 downto 0); cin : std_logic s : out std_logic_vector (N downto 0); cout : out std_logic; ); end entity; architecture estrutural of carry_ripple_adder begin -- Uso de um codigo sequencial para geracao de um circuito combinacional process (a, b, cin) variable c : std_logic_vector(N downto); begin c(0) := cin; for i in 0 to N - 1 loop -- Codigo de um full adder -- soma de dois bits e carry_in do full adder anterior s(i) <= a(i) xor b(i) xor c(i); -- geraao do carry_out para o proximo full adder c(i + 1) := (a(i) and b(i)) or (a(i) and c(i)) or (b(i) and c(i)); end loop; cout <= c(N); end process; end architecture; Instrução WAIT: WAIT UNTIL, WAIT FOR (simulação apenas), WAIT ON (não implementada no Quartus II). [rótulo:] WAIT UNTIL <condition>; [rótulo:] WAIT ON sensitivity_list; [rótulo:] WAIT FOR time_expression; Recomenda-se utilizar a lista de sensibilidade do PROCESS e a instrução IF no lugar do WAIT. Algumas instruções de WAIT serão utilizadas na criação de TestBench em VHDL para a simulação com o MODELSIM. Aula 34 (12 ago) Exemplo: Timer de 0 a 9 segundos com saída SSD (Ex 6.6). Unir o código de um contador de 0 a 9 (código sequencial), e um conversor de binário para sete segmentos em código sequencial (usando CASE). entity timer0_9 is port ( clk1seg,rst: in std_logic; count_out : out std_logic_vector(3 downto 0); ssd_out : out std_logic_vector(6 downto 0) ); end entity; architecture ifsc_v1 of timer0_9 is begin process (rst, clk1seg) -- processo do contador de 0 a 9 end process; process (count) begin -- processo do codificador de binario para display de sete segmentos end process; end architecture; A simulação funcional do circuito deverá produzir uma saída semelhante a mostrada abaixo: Figura 4.6 - simulação funcional do timer0_9 Fonte: Elaborado pelo autor. A simulação com timing do circuito deverá produzir uma saída semelhante a mostrada abaixo: Figura 4.7 - simulação com timing do timer0_9 Fonte: Elaborado pelo autor. Depois acrescentar a esse circuito um módulo que permita a partir de um sinal de clock com frequência de fclk = 50MHz (T = 20 ns), obter um clock de f = 1 Hz (T = 1 s) process (rst, clk50MHz) -- processo do divisor de clock de 50MHz para 1 Hz end process; Implementar no FPGA o circuito com contador de 0 a 9 segundos com saída SSD e clk de entrada de 50MHz. PROBLEMA: Uso de um período de clock de 20 ns => 50 MHz, verificar a impossibilidade prática de uma simulação deste circuito (1 segundo => 5 minutos de simulação), devido ao tamanho do contador (count1) que conta de 0 a 50M-1. SOLUÇÃO: modificar o contador para um valor máximo menor (0 a 50-1). Notar que a simulação é extremamente rápida neste caso. Após verificar que o circuito funciona "simulado", configurar o FPGA do kit Mercúrio IV para implementar este circuito. As informações necessárias para configurar o dispositivo e seus pinos estão em Preparando para gravar o circuito lógico no FPGA. Utilize os pinos (clk = CLOCK_50MHz: PIN_T1, led = DISP0_D[7] : PIN_W1, ssd = DISP0_D[0-6]: PIN_V2 - PIN_W2). Como o conversor de binário para ssd realizado anteriormente tinha lógica negativa ('0' acende, '1' apaga), será necessário inverter todas as saídas ssd_out <= not ssd; Se quiser usar algum led na matriz de led do kit Mercúrio é necessário colocar '0' da coluna do Led e '1' na linha correspondente, ou seja utilizar um segundo pino para acender o led. Aula 35 (16 ago) Uso do Modelsim para simulação funcional. Use o Modelsim para fazer a simulação do circuito do timer de 0 a 9 segundos. Ver Seguindo o tutorial da ALTERA para o MODELSIM, para utilizar o básico do MODELSIM. Pedroni VHDL 2ed Tutorial of ModelSim 10.1d ModelSim® Tutorial -v10.0d Documentação do ModelSim, para conhecer mais a fundo o MODELSIM.*Aprendizado prático de simulação com Modelsim

Unidade 6 - Projeto a nível de Sistema

• 4 AULAS

Unidade 6 - Projeto a nível de Sistema

Aula 36 e 37 (19 e 24 ago) Projeto a nível de Sistema. O PACKAGE e PACKAGE BODY: onde declarar e como usar. O COMPONENT: declaração (cópia da ENTITY) e instanciação. Assim a entity Timer00_99 ENTITY timer00_99seg GENERIC (D : INTEGER; fclock : INTEGER; U : INTEGER); PORT (clk50MHz : IN STD_LOGIC; RST : IN STD_LOGIC; clk1seg : OUT STD_LOGIC; SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); END ENTITY; Será declarada como um COMPONENT COMPONENT timer00_99seg GENERIC (D : INTEGER; fclock : INTEGER; U : INTEGER); PORT (clk50MHz : IN STD_LOGIC; RST : IN STD_LOGIC; clk1seg : OUT STD_LOGIC; SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); END COMPONENT; Associação dos nomes das portas aos sinais. PORT -> PORT MAP: Mapeamento por posição e nominal. comp1 : timer00_99seg GENERIC MAP (2, 10, 3) PORT MAP (clk50MHz,RST, clk1seg, SSD_Dseg, SSD_Useg); comp1 : timer00_99seg GENERIC MAP ( D => 2, U => 3, fclock => 10) PORT MAP ( clk50MHz => clk50MHz, RST => RST, clk1seg => clk1seg, SSD_Dseg => SSD_Dseg, SSD_Useg => SSD_Useg); Métodos de declaração de COMPONENT. Exemplo: Porta NAND de 3 entradas. Criação de COMPONENT redimensionáveis. GENERIC -> GENERIC MAP Exemplo: Registrador de deslocamento. Ver outros exemplos Exemplo: Registrador Circular Ex. 8.2 Exemplo: Porta E com N entradas. Exemplo: Detector de Paridade Ex. 8.3 Ver pag. 201 a 213 de

Avaliações

Nas avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

ATIVIDADE EXTRA-CLASSE (AE)

A soma das atividades Extra-classe será correspondente a 25% do conceito final na disciplina. A entrega das mesmas será feita pelo Moodle da disciplinas, e cada dia de atraso irá descontar 0,2 na nota da atividade. Muitas dessas atividades também possuem BÔNUS que são adicionados aos conceitos das avaliações A1 e A2. Para os BÔNUS só serão considerados projetos entregues no prazo.

AE1 - Palavras-cruzadas INTRODUÇÃO
AE1 - Palavras-cruzadas INTRODUÇÃO BÔNUS 0,3 pontos na avaliação A1 - JOAO PEDRO MENEGALI SALVAN BITENCOURT 0,2 pontos na avaliação A1 - STEFANIE MARTINS 0,1 pontos na avaliação A1 - IRLA RAFAELA DA SILVA FONSECA & JEFERSON JAIR DOS SANTOS

AE2 - Uso de operadores e tipos de dados

AE2 - Uso de operadores e tipos de dados Atividade Baseado no exemplo do conversor de binário para BCD - Binary-coded decimal de dois dígitos decimais (00 a 99), mostrado em aula, projete um conversor para 3 dígitos (000 a 999). Escreva o código em VHDL, que dada uma entrada C (entre 0 e 999), fornece nas saídas os dígitos da centena (sc), dezena (sd) e unidade (su). Anote a quantidade de elementos lógicos que são necessários. Procure reduzir essa quantidade, aproveitando resultados intermediários e evitando a realização de uma nova divisão pelo uso do operador REM. É obrigatório o uso de um dispositivo da família Cyclone (I). O tamanho do dispositivo pode ser escolhido entre as várias opções disponíveis. Para facilitar os testes a ENTITY do projeto deverá ter o seguinte formato: entity bin2bcd is port ( C : in std_logic_vector(9 downto 0); sc : out std_logic_vector(3 downto 0); sd : out std_logic_vector(3 downto 0); su : out std_logic_vector(3 downto 0)); end entity; architecture example of bin2bcdCDU is --declaração de sinais auxiliares begin --descrição do hardware end architecture; Para mostrar que o conversor funciona faça a simulação funcional do projeto usando o QSIM. Use dados de entrada que permitam verificar o funcionamento do conversor. Para ver os máximo atraso de propagação entre a entrada e saída, veja o link [9]. Figura AE1.a - Exemplo de simulação funcional Fonte: Elaborado pelo autor. Figura AE1.b - Exemplo de simulação temporal Fonte: Elaborado pelo autor. Figura AE1.c - Exemplo de número de elementos (166) Fonte: Elaborado pelo autor. Figura AE1.d - Exemplo de número de elementos (166) Fonte: Elaborado pelo autor. Figura AE1.e - Exemplo de tempo máximo de propagação (60,588 ns) Fonte: Elaborado pelo autor. Nota: Existe um algoritmo Double Dabble que possibilita fazer essa conversão com menos hardware, mas esse algoritmo não poderá ser utilizado neste exercício. Entregas Envie o QAR contendo todos os arquivos necessário para compilar e simular o projeto, a impressão da tela do RTL, simulação funcional do projeto e simulação temporal do projeto. Se preferir as imagens podem ser enviadas em separado. No comentário do Moodle indique o número de elementos lógicos e a atraso máximo de propagação entre os bits de entrada e as saídas do projeto Bônus em A1 (0,5 pontos) O primeiro estudante que entregar o projeto. (0,5 pontos) O estudante que entregar o projeto com o menor número de elementos lógicos. (0,5 pontos) O estudante que entregar o projeto com o menor tempo máximo de propagação.

AE3 - Implemente um circuito de incrementador Gray

AE3 - Implemente um circuito de incrementador Gray AE3 - Implemente um circuito de incrementador Gray Implemente um incrementador Gray, o qual dada uma entrada de N bits em código Gray fornece na saída o valor seguinte em Código Gray. Use como base o modelo de entidade abaixo: entity inc_gray is port ( gray_in : in std_logic_vector(____) gray_out : out std_logic_vector(____) ) end entity architecture ____ of inc_gray is begin end architecture Por exemplo: se a entrada de 4 bits for 2 = "0011" a saída será o 3 = "0010". Mostre que o circuito funciona, fazendo a sua simulação funcional (use o QSIM ou Modelsim). BÔNUS O primeiro aluno(a) que entregar o circuito funcionando receberá um bônus de 0,4 na avaliação A1.

AE4 - ALU modificada

AE4 - ALU modificada 1) Faça um novo circuito que inclua um sinal que indica "erro" quando ocorrer overflow/underflow nas operações de soma, incremento ou decremento. 2) Faça um novo circuito que sature o sinal de saída no máximo positivo ou negativo nas situações de erro. Para ambos circuitos modificados: Faça simulações funcionais com Modelsim (ou QSIM) utilizando 3 bits, mostrando tanto o funcionamento normal como as situações de erro. É necessário fazer os testes para os diferentes OPCODES. No caso do OPCODES lógicos um ou dois testes são suficientes, mas no caso do incremento, decremento, é recomendado que envolva os limites "000" e "111" nas entradas. Deve ser feita a mesma simulação para o circuito original e as duas versões modificadas. Escreva o código VHDL e analise o número de elementos lógicos necessários. Bonus (0.5 pontos na avaliação A1) para o primeiro aluno que entregar o código com a indicação de erro (0.5 pontos na avaliação A1) para o primeiro aluno que entregar o código com a saturação da saída.

AE5 - Laboratório de programação de FPGA - Timer 00 a 99 segundos sem o uso de componente - versão 1

AE5 - Laboratório de programação de FPGA - Timer 00 a 99 (versão 1) AE5 - Laboratório de programação de FPGA - Timer 00 a 99 segundos em componente versão 1 Projete um contador BCD de 00 a 99 configurável com saída em 2 mostradores de 7 segmentos. Utilize o timer 0 a 9 desenvolvido em aula como base, substituindo o contador 0 a 9 pelo contador BCD 00 a 99. O contador deve ser configurável para contar qualquer valor entre 01 até 99. Efetue a simulação funcional (Usando Modelsim) fazendo a contagem de 00 a 11 e também de 00 a 23 (para hora), de 00 a 59 (para minutos e segundos), e de 00 a 99. entity Timer00_99seg is port ( clk50MHz : in std_logic; clk1seg : out std_logic; SSD_Useg : out std_logic_vector(0 to 6); SSD_Dseg : out std_logic_vector(0 to 6) ); end entity; Configure o FPGA do kit Mercúrio IV para implementar este circuito. Utilize os mostradores ssd DISP0_D e DISP1_D. Após verificar que o circuito funciona "simulado", configurar o FPGA do kit Mercúrio IV para implementar este circuito. As informações necessárias para configurar o dispositivo e seus pinos estão em Preparando para gravar o circuito lógico no FPGA. Projeto e simulação com Modelsim do sistema Timer00-99 com display de 7 segmentos e divisor de clock. Na simulação definir o clk50MHz como 100ms para produzir um clk1sec com duração de 1 segundo. Corrigir o primeiro período de clock de clk1sec. É necessário fazer com que o sinal seja alto primeiro e depois vá para baixo de modo a garantir que a transição positiva ocorra depois de 1 segundo. IMPORTANTE: Também é necessário incluir um RESET em cada circuito que seja sequencial. Também é necessário iniciar o circuito com um reset de 10 ps na simulação. Perceber a necessidade de parametrizar o conversor de bcd2ssd para permitir displays do tipo CA e AA. (ler Display de 7 segmentos) Perceber a necessidade de incluir um sinal que indique o final da contagem no counter00_99. Esse sinal poderá ser usado como clock no relógio a ser projetado.

AE6 - Laboratório de programação de FPGA - Timer 00 a 99 (versão 2)

AE6 - Laboratório de programação de FPGA - Timer 00 a 99 (versão 2) AE6 - Laboratório de programação de FPGA - Timer 00 a 99 segundos usando componentes - versão 2 Atividade Envie nesta atividade o projeto do Timer 00 a 99 segundos, com saída em display de 7 segmentos. entity timer00_99seg IS generic (fclk2 : natural := 50, D : natural := 5; U : natural := 9); port ( clk50MHz : in STD_LOGIC; clk_1seg: out STD_LOGIC; ssd_D : out STD_LOGIC_VECTOR(0 TO 6); ssd_U : out STD_LOGIC_VECTOR(0 TO 6) ); end entity; O valor do fclk2 corresponde a metade do período do clock de entrada em Hz. Os valores D e U correspondem ao último valor do timer, depois desse valor o timer dever reiniciar a contagem. O projeto deve ser dividido em pelo menos os seguintes componentes (ver exemplo do RTL abaixo) Figura AE6.a - RTL do Timer 00 a 99 segundos Fonte: Elaborado pelo autor. Componente 1 - Divisor de Clock, com o valor da divisão configurável pelo parâmetro fclk2. O sinal de saída será usado como "enable" ou "clock" a cada 1 segundo para o componente count00_99. component div_clk is generic (fclk2 : natural := 50); -- frequecia para simulacao port ( clk : in std_logic; clk_out : out std_logic ); end component; Componente 2 - Contador de 00 a 99 com saída em BCD, com o valor final configurável pelos parâmetros D e U component count00_99 is generic (D : natural := 9; U : natural := 9); port ( clk : in std_logic; clk_out : out std_logic; bcd_U : out std_logic_vector(3 downto 0); bcd_D : out std_logic_vector(3 downto 0) ); end component; Componente 3 - Conversor de BIN para SSD, com um parâmetro configurável ac_ccn para selecionar Anodo ou Catodo Comum. component bin2ssd is generic (ac_ccn : natural := 0); port ( bin_in : in std_logic_vector(3 downto 0); ssd_out : out std_logic_vector(0 to 6) ); end component; OBS O valor ac_ccn é utilizado para configurar o circuito entre ativo alto para display de catodo comum (ac_ccn=0), ou ativo baixo para display de anodo comum (ac_ccn=1). Simulação do timer com ModelSim. Na simulação definir o clk50MHz com duração de 10 ms. Faça uma simulação de pelo menos 60 segundos. O projeto deve ser simulado por componente e após isso ser feita a integração dos componentes (Ver exemplo de teste de simulação abaixo) Figura AE6.b - Simulação funcional do Timer 00 a 99 segundos Fonte: Elaborado pelo autor. Após a verificação do funcionamento por simulação funcional, utilizar o lab home office para enviar o hardware para o kit e comunicar ao professor para verificar se funcionou corretamente. É recomendável inserir um sinal de RESET em todos os circuitos sequenciais e ao iniciar a simulação do circuito começar com RESET ativo durante 10 ps. Após verificar que a simulação do circuito está funcionando, configurar um FPGA para implementar este circuito. Existem duas opções de kit disponíveis com displays de sete segmentos. As informações necessárias estão em Preparando para gravar o circuito lógico no FPGA. Se utilizar o kit DE2-115 da TERASIC, utilize os pinos (clk = CLOCK_50: PIN_Y2, rst = KEY[0]: PIN_M23, ssd = HEX0-5[0-6]: PIN_G18 - PIN_H22 ...). definição dos pinos Se utilizar o kit Mercúrio IV da MACNICA, utilize os pinos (clk = CLOCK_50MHz: PIN_T1, led = DISP0_D[7] : PIN_W1, ssd = DISP0_D[0-6]: PIN_V2 - PIN_W2). definição dos pinos set_location_assignment PIN_T1 -to clk50MHz set_location_assignment PIN_V21 -to rst_in set_location_assignment PIN_R5 -to ssd_D[0] set_location_assignment PIN_T5 -to ssd_D[1] set_location_assignment PIN_T3 -to ssd_D[2] set_location_assignment PIN_T4 -to ssd_D[3] set_location_assignment PIN_M6 -to ssd_D[4] set_location_assignment PIN_N7 -to ssd_D[5] set_location_assignment PIN_N6 -to ssd_D[6] set_location_assignment PIN_V2 -to ssd_U[0] set_location_assignment PIN_V1 -to ssd_U[1] set_location_assignment PIN_U2 -to ssd_U[2] set_location_assignment PIN_U1 -to ssd_U[3] set_location_assignment PIN_Y2 -to ssd_U[4] set_location_assignment PIN_Y1 -to ssd_U[5] set_location_assignment PIN_W2 -to ssd_U[6] set_location_assignment PIN_W1 -to clk_1seg Analise o diagrama esquemático como funcionam as chaves e também o tipo de display. Note que no projeto o signal RST foi descrito como normalmente ALTO, podendo ser necessário acrescentar um inversor para ter o funcionamento correto. O Display de 7 segmentos da DE2-115 é do tipo cátodo comum, enquanto que na MERCURIO IV ele é do tipo ânodo comum. Entregas Nesta atividade devem ser entregues os seguintes arquivos. O QAR do projeto com todos os componentes usados. A imagem das simulações feitas. O arquivo SOF usado na programação do FPGA. A imagem do RTL do projeto (com os componentes), não é necessário expandir os componentes.