DLP29006-Engtelecom(2020-1) - Prof. Marcos Moecke

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

Registro on-line das aulas

Unidade 1 - Introdução a disciplina

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Unidade 1 - Introdução a disciplina

Aula 1 (10 fev) Apresentação da disciplina Os materiais, prazos, documentação, histórico de trabalhos anteriores estão publicados nesta wiki. A página da disciplina de DLP1 contem os materiais que não alteram entre semestre. Nesta página está o Registro Diário e Avaliação, que varia de semestre para semestre. Para a realização e entrega das atividades será utilizada a Plataforma Moodle de DLP29006. Chave para auto inscrição (engtelecom2020-1) Aula 2 (12 fev) Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL, PLA e GAL CPLDs Exemplos de PLDs Figura 1.1 - Macrobloco do PLD EP300 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.3a - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Figura 1.3b - Architetura do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA Fonte: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf. Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA Fonte: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html. Preços ALTERA/INTEL, ARROW,Digikey Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA - Stratix, Arria, Cyclone, Max Xilinx - Virtex, Kintex, Artix, Zynq (SoC) Microsemi - Igloo Lattice - ECP, iCE, Mach Ver também: Níveis lógicos FPGA History FPGA Design and programming FPGA Basic process technology types FPGA Major manufacturers Aula 3 (14 fev) Acesso a nova nuvem do IFSC Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O Vizualização no Chip Planner de um projeto. (importante todos alunos terem Acesso ao IFSC-CLOUD (NUVEM) Siga o procedimento descrito em: Conhecendo os dispositivos lógicos programáveis Ler pag. 413 a 431 de ou pag. 495 a 501 de de . Leituras complementares para a unidade Historia, processo de produção dos chips. A Brief History of the Fabless Semiconductor Industry Taiwan Semiconductor Manufacturing Corporation (TSMC), GLOBALFOUNDRIES Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free 14nm FinFET Technology, Funcionamento do FinFET Produção do FinFET, [1] 5 nm process, multi-gate MOSFET GLOBALFOUNDRIES Sand to Silicon, How Microchips are made - Processo de fabricação de um chip Foundries, List of semiconductor fabrication plants http://www.dcc.ufrj.br/~gabriel/circlog/DispLogPro.pdf https://edisciplinas.usp.br/pluginfile.php/530826/mod_resource/content/1/DISPOSITIVOS%20L%C3%93GICOS%20PROGRAM%C3%81VEIS_2014.pdf Curiosidades do mundo digital The Silicon Engine Timeline

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Aula 4 (19 mai) Introdução ao VHDL e ambiente EDA - QUARTUS Estrutura do código VHDL Declaração das bibliotecas e pacotes LIBRARY / PACKAGE library library_name; use library_name.package)name.all; ENTITY entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name]; ARCHITECTURE architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name]; Exemplo - Declaração de uma porta NAND em VHDL library std; use std.standard.all; entity nand_gate is port (a, b: in bit; x: out bit); end entity; architecture nome_arch of nand_gate is begin x <= a nand b; end architecture;

Unidade 3 - Tipos de Dados e Operadores em VHDL

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Unidade 3 - Tipos de Dados e Operadores em VHDL

Aula 8 (3 mar) Comentários no código (duplo traço --) -- Isso eh uma linha de comentario y <= a * b ; --o sinal y recebe o resultado da multiplicacao a x b Representação de números e caracteres em VHDL. Caracteres caracter: 'A' 'x' '#' (com aspas simples) string de caracteres: "IFSC" "teste" "teste123" Números em geral bit único: '0' '1' 'Z' (com aspas simples) vetor de bits: "0110" "101001Z" (com aspas duplas) vetor de 1 bit: "0" "1" (com aspas duplas) inteiros: 5 1101 1102 (sem aspas) Números binários: 0 -> '0' 7 -> "0111" ou b"0111" ou B"0111" 1023 -> "001111111111" ou b"1111111111" ou B"1111111111" Números octais: 44 -> 5*8^1 + 4*8^0 -> O"54" ou o"54" 1023 -> 1*8^3 + 7*8^2 + 7*8^1 + 7*8^0 -> o"1777" 8#1777# Números Hexadecimais: 1023 -> 3*16^2 + 15*16^1 + 15*16^0 = X"3FF" ou x"3FF" 16#3FF# Números decimais: 1023 -> 1023 ou 1_023 1000 -> 1000 ou 1_000 ou 1E3 Números em outras bases (de 2 a 16) 5#320# (3*5^2 + 2*5^1 + 0*5^0) -> 85 3#201#E4 (2*3^2+0*3^1+1*3^0)*3^4 -> 1539 Tipos de Dados em VHDL. Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE. constant <constant_name> : <type> := <constant_value>; A constant pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, PACKAGE_BODY, BLOCK, GENERATE, PROCESS, FUNCTION e PROCEDURE. -- Signal sem valor default -- Para atribuir um valor a um signal use "<=" como operador. signal <name> : <type>; -- Signal com valor default signal <name> : <type> := <default_value>; -- Declarações comuns de signals signal <name> : std_logic; signal <name> : std_logic_vector(<msb_index> downto <lsb_index>); signal <name> : integer; signal <name> : integer range <low> to <high>; O signal pode ser declarado na parte declarativa da ENTITY, ARCHITECTURE, PACKAGE, BLOCK, GENERATE. Os sinais não podem ser declarados no código sequencial (PROCESS, FUNCTION e PROCEDURE), mas podem ser usados. -- Variables devem ser declarada em process ou subprogramas. -- Para atribuir um valor a um variable use ":=" como operador. -- Variable sem valor default. variable <name> : <type>; -- Variable com valor default. variable <name> : <type> := <default_value>; -- Declarações comuns de variables variable <name> : std_logic; variable <name> : std_logic_vector(<msb_index> downto <lsb_index>); variable <name> : integer; variable <name> : integer range <low> to <high>; O variable (variável) só pode ser declarada e usada dentro do escopo no código sequencial (PROCESS, FUNCTION e PROCEDURE). Palavra chave OTHERS para formação de agregados Exemplos de declaração de CONSTANT, SIGNAL, VARIABLE, inicializando o valor usando o agregados CONSTANT a: BIT_VECTOR(5 DOWNTO 0) := (OTHERS => '0'); -- "000000" CONSTANT b: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', OTHERS => '1'); -- "01111111" CONSTANT c: BIT_VECTOR(7 DOWNTO 0) := (7 => '0', 6 DOWNTO 0 => '1'); -- "01111111" CONSTANT d: BIT_VECTOR(7 DOWNTO 0) := "01111111"; SIGNAL e: STD_LOGIC_VECTOR(7 DOWNTO 0); -- Not initialized SIGNAL f: STD_LOGIC_VECTOR(1 TO 8) := (2|3|8 => '1', 4 => 'Z', OTHERS => '0' ); -- "011Z0001" VARIABLE g: BIT_VECTOR(1 TO 16); -- Not initialized VARIABLE h: BIT_VECTOR(1 TO 16) := (1 TO 8 => '1', OTHERS => '0'); -- "1111111100000000" Ver pag. 31 a 35 de Bibliotecas padrão IEEE (Std logic 1164.vhd, Numeric std.vhd). ATENÇÃO!!! Não use as bibliotecas que não são padrão (std_logic_arith, std_logic_unsigned, std_logic_signed) Ler e guardar a página sobre Aritmética com vetores em VDHL Classificação dos tipos de dados. A biblioteca standard.vhd define os tipos BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING. package standard is type boolean is (false,true); type bit is ('0', '1'); type severity_level is (note, warning, error, failure); type integer is range -2147483647 to 2147483647; type real is range -1.0E308 to 1.0E308; type time is range -2147483648 to 2147483647 units fs; ps = 1000 fs; ns = 1000 ps; us = 1000 ns; ms = 1000 us; sec = 1000 ms; min = 60 sec; hr = 60 min; end units; subtype natural is integer range 0 to integer'high; subtype positive is integer range 1 to integer'high; type string is array (positive range <>) of character; type bit_vector is array (natural range <>) of bit; A biblioteca Std logic 1164.vhd define os tipos STD_(U)LOGIG, STD_(U)LOGIG_VECTOR. PACKAGE std_logic_1164 IS TYPE std_ulogic IS ( 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' -- Don't care ); TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic; SUBTYPE std_logic IS resolved std_ulogic; TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic; A biblioteca Std logic 1164.vhd ainda define algumas funções importantes como a rising_edge que determina se um sinal está na borda de subida (usado em sinais de clock). ------------------------------------------------------------------- -- conversion functions ------------------------------------------------------------------- FUNCTION To_bit ( s : std_ulogic; xmap : BIT := '0') RETURN BIT; FUNCTION To_bitvector ( s : std_logic_vector ; xmap : BIT := '0') RETURN BIT_VECTOR; FUNCTION To_StdULogic ( b : BIT ) RETURN std_ulogic; FUNCTION To_StdLogicVector ( b : BIT_VECTOR ) RETURN std_logic_vector; ------------------------------------------------------------------- -- edge detection ------------------------------------------------------------------- FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; FUNCTION falling_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN; ------------------------------------------------------------------- -- edge detection ------------------------------------------------------------------- FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS -- altera built_in builtin_rising_edge BEGIN RETURN (s'EVENT AND (To_X01(s) = '1') AND (To_X01(s'LAST_VALUE) = '0')); END; A biblioteca Numeric std.vhd define os tipos UNSIGNED e SIGNED. package NUMERIC_STD is type UNSIGNED is array (NATURAL range <>) of STD_LOGIC; type SIGNED is array (NATURAL range <>) of STD_LOGIC; A biblioteca Numeric std.vhd ainda define os operadores (abs, "+", "-", "*", "\", rem, mod, sll, slr, ror, rol), comparações ("=", '/=', ">", ">=", "<", "<=") e operadores lógicos (not, and, nand, or, nor, xor, xnor) para os tipos SIGNED e UNSIGNED. Além disso também define algumas funções muito utilizadas como: --============================================================================ -- RESIZE Functions --============================================================================ function RESIZE (ARG: SIGNED; NEW_SIZE: NATURAL) return SIGNED; function RESIZE (ARG: UNSIGNED; NEW_SIZE: NATURAL) return UNSIGNED; --============================================================================ -- Conversion Functions --============================================================================ function TO_INTEGER (ARG: UNSIGNED) return NATURAL; function TO_INTEGER (ARG: SIGNED) return INTEGER; function TO_UNSIGNED (ARG, SIZE: NATURAL) return UNSIGNED; function TO_SIGNED (ARG: INTEGER; SIZE: NATURAL) return SIGNED; Resumo dos Tipos predefinidos. Tipo de Dado Package Library Valores Observações BOOLEAN standard std TRUE e FALSE sintetizável BIT standard std valores '0', '1' sintetizável INTEGER standard std números inteiros de 32 bits [de -2^31 até + (2^31 - 1)] sintetizável NATURAL standard std números inteiros não negativos [de 0 até + (2^31 - 1)] sintetizável POSITIVE standard std números inteiros positivos [de 1 até + (2^31 - 1)] sintetizável BOOLEAN_VECTOR standard (2008) std vetor de BOOLEAN sintetizável BIT_VECTOR standard std vetor de BIT sintetizável INTEGER_VECTOR standard std vetor de INTEGER sintetizável REAL standard std números reais [de -1.0E-38 até + 1.0E38] simulação CHARACTER standard std caracteres ASCII STRING standard std vetor de CHARACTER STD_LOGIC std_logic_1164 ieee valores 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', '-' sintetizável STD_LOGIC_VECTOR std_logic_1164 ieee vetor de STD_LOGIC sintetizável SIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sintetizável SIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas sintetizável SIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável (não é padrão) UNSIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sintetizável (não é padrão) UFIXED fixed_pkg + (2008) ieee números de ponto fixo sem sinal sintetizável SFIXED fixed_pkg + (2008) ieee números de ponto fixo com sinal sintetizável FLOAT float_pkg + (2008) ieee Números de ponto flutuante sintetizável Tipos de dados predefinidos: FIXED e FLOAT (apenas conhecer) Desafio - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. Cada entrada x(n) está alta '1' se a vaga está vazia. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias. Faça a simulação do circuito para ver se está funcionando, Figura 3.1 - Simulação de contador de vagas Fonte: Elaborado pelo autor. Ver função resize Ver pag. 73 a 78 de Aula 9 (4 mar) Alunos dispensados para assistir palestra da semana da mulher. Aula 10 (10 mar) Exemplo 3.1 Buffer Tri-state Ver como funciona em [2] library ieee; use ieee.std_logic_1164.all; entity tri_state is generic (N: NATURAL := 1); port ( input : in std_logic_vector(N-1 downto 0); ena : in std_logic; output : out std_logic_vector(N-1 downto 0); ); end entity; architecture tri_state of tri_state is begin output <= input when ena = '1' else "Z"; end architecture; Corrija os erros do código e verifique o modelo RTL obtido. Em seguida modifique as portas input e output para o tipo std_logic. Analise se seria possível modificar as portas para o tipo bit. Importante: O terceiro estado 'Z' só pode ser usado em saídas, e a sua realização nos FPGAs só ocorre nos nós de I/O. Exemplo 3.2 Circuito com Saida "don't care" library ieee; use ieee.std_logic_1164.all; entity Ex3_2 is port ( x : in STD_LOGIC_VECTOR(1 downto 0); y : out STD_LOGIC_VECTOR(1 downto 0) ); end entity; architecture un3 of Ex3_2 is begin y <= "00" when x = "00" else "01" when x = "10" else "10" when x = "01" else "--"; end architecture; Inspirado na descrição VHDL acima, tente resolver o Desafio - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. Cada entrada x(n) está alta '1' se a vaga está vazia. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias. Importante: O don't care não funciona como se espera para uma entrada, por isso, use don't care apenas para saídas. x = "1----" -- não funciona em VHDL Se quiser mesmo usar don't care em entradas use a função std_match do pacote numeric_std std_match(x, "1----") -- funciona em VHDL Aula 11 (11 mar) Tipos de dados: SIGNED e UNSIGNED Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER Código Multiplicador --LIBRARY ieee; --USE ieee.numeric_std.all; ENTITY multiplicador4x4 IS -- multiplicador usando INTEGER (positivos) -- PORT (a, b: IN INTEGER RANGE 0 TO 15; -- min(a) = 0; max(a) = 15 -> 4 bits -- y: OUT INTEGER RANGE 0 TO 225); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando INTEGER (positivos e negativos) -- PORT (a, b: IN INTEGER RANGE -8 TO 7; -- min(a) = -8; max(a) = 7 -> 4 bits -- y: OUT INTEGER RANGE -56 TO 64); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits -- multiplicador usando UNSIGNED -- PORT (a, b: IN UNSIGNED(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits -- y: OUT UNSIGNED(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando SIGNED -- PORT (a, b: IN SIGNED(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits -- y: OUT SIGNED(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits -- multiplicador usando STD_LOGIC_VECTOR -- PORT (a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando STD_LOGIC_VECTOR -- PORT (a, b: STD_LOGIC_VECTOR(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits -- y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits END ENTITY; ARCHITECTURE v1 OF multiplicador4x4 IS BEGIN y <= a * b; END ARCHITECTURE; Observar o número de elementos lógicos, bits usados para representar as entradas e saídas. Observar o código RTL obtido. Realizar a simulação com entradas UNSIGNED e INTEGER na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Realizar a simulação com entradas SIGNED e INTEGER na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para UNSIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa UNSIGNED para STD_LOGIC_VECTOR Realizar a simulação com entradas STD_LOGIC_VECTOR na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Neste caso será necessário realizar uma conversão de STD_LOGIC_VECTOR para SIGNED antes de efetuar a operação de "*", e após a operação é necessário fazer a operação inversa SIGNED para STD_LOGIC_VECTOR Ver pag. 39 a 54 de Aula 12 (13 mar) Operadores em VHDL. Operadores predefinidos: Atribuição, Lógicos, Aritméticos, Comparação, Deslocamento, Concatenação, "Matching". Exemplo conversor de binário para BCD de dois dígitos decimais (00 a 99). Para ilustrar são utilizadas os operadores DIVISOR e REMAINDER. Note a quantidade de elementos lógicos utilizados. É possível reduzir essa quantidade, aproveitando resultados intermediários e evitando a realização de uma nova divisão pelo uso do operador REM. Faça uma segunda implementação que reduza significativamente o número de elementos lógicos. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity bin2bcd is port ( C : in std_logic_vector (6 downto 0); sd, su : out std_logic_vector (3 downto 0) ); end entity; architecture ifsc_v1 of bin2bcd is signal C_uns : unsigned (6 downto 0); signal sd_uns, su_uns : unsigned (6 downto 0); begin sd <= std_logic_vector(resize(sd_uns, 4)); su <= std_logic_vector(resize(su_uns, 4)); sd_uns <= C_uns/10; su_uns <= C_uns rem 10; c_uns <= unsigned(c); end architecture; architecture ifsc_v2 of bin2bcd is begin -- Implemente o circuito usando a definição de REM que é: x REM y = x - (x/y)*y end architecture; configuration bin2bcd_cfg of bin2bcd is --A instrução '''configuration''' associa a '''entity''' bin2bcd a '''architecture'''. for ifsc_v1 end for; --Para associar a '''entity''' bin2bcd a '''architecture''' ifsc_v2 comente a linha acima e descomente a linha abaixo. -- for ifsc_v2 end for; end configuration; Figura 3.2 - RTL do conversor de Binário para BCD com 2 digitos Fonte: Elaborado pelo autor. Figura 3.3 - Simulação do conversor de Binário para BCD com 2 digitos Fonte: Elaborado pelo autor. INICIO DAS AULAS REMOTAS SÍNCRONAS Aula 13 (24 mar) Atributos em VHDL. Atributos predefinidos: tipo escalar e enumerados; tipo array; de sinal; Atributos de síntese: Em VHDL existem diversos atributos de sintese que controlam a forma como o processo de "Analysis & Synthesis" é realizado pelo Quartus II. Uma listagem completa pode ser encontrada em: VHDL Synthesis Attributes and Directives - Quartus Prime Pro Edition Help version 18.1 ATTRIBUTE enum_encoding [3] type fruit is (apple, orange, pear, mango); attribute enum_encoding : string; attribute enum_encoding of fruit : type is "11 01 10 00"; ATTRIBUTE chip_pin [4] entity foo is port (sel : in std_logic; data : in std_logic_vector(3 downto 0); o : out std_logic); end foo; architecture rtl of foo is attribute chip_pin : string; attribute chip_pin of sel : signal is "C4"; attribute chip_pin of data : signal is "D1, D2, D3, D4"; begin -- Specify additional code end architecture; O uso desse atributo sobrepõe a atribuição dos pinos através da IDE do Quartus II, e por isso não é recomendável. O atributo de síntese chip_pin pode ser usado apenas em portas da entidade "top-level" do projeto. . ATTRIBUTE keep [5] O atributo de síntese KEEP, sinaliza ao processo de "Analysis & Synthesis" para manter intacto um determinado signal ou componente. signal a,b,c : std_logic; attribute keep: boolean; attribute keep of a,b,c: signal is true; Exemplo 4.4: Delay line (Síntese e Simulação temporal sem o com o atributo keep) Exemplo 5.8 Gerador de Pulsos estreitos ATTRIBUTE preserve [6], [7]. Aula 14 (26 mar) signal a,b,c : std_logic; attribute preserve: boolean; attribute preserve of a,b,c: signal is true; ATTRIBUTE noprune[8]. signal reg1: std_logic; attribute noprune: boolean; attribute noprune of reg1: signal is true; Exemplo 4.5: Registros redundantes Síntese sem e com os atributos keep, preserve e noprune ENTITY redundant_registers IS PORT ( clk, x: IN BIT; y: OUT BIT); END ENTITY; ARCHITECTURE arch OF redundant_registers IS SIGNAL a, b, c: BIT; -- NORMAL -- 1 LE --ATTRIBUTE preserve: BOOLEAN; --ATTRIBUTE preserve OF a, b, c: SIGNAL IS TRUE; -- 2 LE --ATTRIBUTE noprune: BOOLEAN; --ATTRIBUTE noprune OF a, b, c: SIGNAL IS TRUE; --3 LE --ATTRIBUTE keep: BOOLEAN; --ATTRIBUTE keep of a,b,c: SIGNAL IS TRUE; BEGIN PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN a <= x; b <= x; c <= x; END IF; END PROCESS; y <= a AND b; END ARCHITECTURE; Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o Technology Map dos circuitos gerados e verifique a localização dos FFs no Chip Planner. Figura 3.4 - Technology Map do circuito compilado sem Attribute Fonte: Elaborado pelo autor. Figura 3.5 - Technology Map do Circuito com Attribute Preserve (or Keep) Fonte: Elaborado pelo autor. Figura 3.6 - Technology Map do Circuito com Attribute Noprune Fonte: Elaborado pelo autor. Ver pag. 91 a 111 de Atributos definidos pelo usuário; attribute attribute_name: attribute_type; attribute attribute_name of entity_tag [signature]: entity_class is value; Tipos definidos pelo usuário: Escalares (Inteiros e Enumerados) Tipos de Array 1D x 1D, 2D , 1D x 1D x 1D, 3D. Ver : Array em VHDL Aula 16 (31 mar) Exemplo 3.5: Array de Integers 1D x 1D O código abaixo cria um array de inteiros e utiliza as entradas "row" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_1Dx1D_integer is port ( row : in integer range 1 to 3; slice : out integer range 0 to 15 ); end entity; architecture teste of array_1Dx1D_integer is type a1Dx1D_integer is array (1 to 3) of integer range 0 to 15; constant table : a1Dx1D_integer := (15, 5, 7); begin slice <= table(row); end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Qual o valor na saída quando a entrada row = 2? 4) Quantos elementos lógicos são necessários para fazer a síntese deste circuito? Exemplo 3.6: Array de bits 1D x 1D O código abaixo cria um array de bits e utiliza as entradas "row" e "column" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_1Dx1D_bit is port ( row : in integer range 1 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out BIT_VECTOR(1 to 2); slice3 : out BIT_VECTOR(1 to 4); slice4 : out BIT_VECTOR(1 to 3) ); end entity; architecture teste of array_1Dx1D_bit is type a1Dx1D_bit is array (1 to 3) of BIT_VECTOR(1 to 4); constant table : a1Dx1D_bit := (('1', '1', '1', '1'), --15 ('0', '1', '0', '1'), -- 5 ('0', '1', '1', '1')); -- 7 begin --slice1 <= table(row)(column); --slice2 <= table(row)(1 to 2); --slice3 <= table(row)(1 to 4); --slice4 <= table(1 TO 3)(column); --slice4 <= table(1)(column) & table(2)(column) & table(3)(column); --gen : for i in 1 to 3 generate -- slice4(i) <= table(i)(column); --end generate; end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Descomente uma a uma as linhas na architecture. Verifique quais são aceitas pelo compilador? As 3 últimas formam um bloco único Exemplo 3.7: Array de bits 2D O código abaixo cria um array de bits e utiliza as entradas "row" e "column" para fazer a leitura dos dados em uma tabela declarada como constant. entity array_2D_bits is port ( row : in integer range 0 to 3; column : in integer range 0 to 4; --3 bits slice1 : out bit; slice2 : out BIT_VECTOR(1 to 2); slice3 : out BIT_VECTOR(1 to 4); slice4 : out BIT_VECTOR(1 to 3) ); end entity; architecture teste of array_2D_bits is type a2D_bits is array (1 to 3, 1 to 4) of bit; constant table : a2D_bits := (('0', '0', '0', '1'), ('1', '0', '0', '1'), ('1', '1', '0', '1') ); begin --slice1 <= table(row, column); --slice2 <= table(row, 1 TO 2); --slice3 <= table(row, 1 TO 4); --slice4 <= table(1 TO 3, column); --slice4 <= table(1, column) & table(2, column) & tabl --gen : for i in 1 to 3 generate -- slice4(i) <= table(i, column); --end generate; end architecture; Responda as seguintes perguntas: 1) Faça um desenho que represente o ARRAY declarado acima. 2) Quantos bits são necessários para representar esse ARRAY? 3) Descomente uma a uma as linhas na architecture. Verifique quais são aceitas pelo compilador? As 3 últimas formam um bloco único A retirada de fatias (SLICES) dos ARRAYs só pode ser feita se o array foi definido com um vetor de vetores. Mesmo assim é necessário respeitar a ordem dos índices do BIT_VECTOR. No caso abaixo é ascendente (TO), e dentro dos limites (1 to 4). type a1Dx1D_bit is array (1 to 3) of BIT_VECTOR(1 to 4); A retirada de fatias (SLICES) dos ARRAYs por coluna ou em ARRAY 2D ou 3D pode ser feita usando a retirada de elemento a elemento e concatenando-os ou atribuindo-os diretamente ao vetor de saída. type a2D_bits is array (1 to 3, 1 to 4) of bit; type a3D_bits is array (1 to 3, 1 to 4, 1 to 2) of bit; Concatenando por linha (ROW) ou coluna (COLUMN). slice3 <= table(row, 1) & table(row, 2) & & table(row, 3) & & table(row, 4); slice4 <= table(1, column) & table(2, column) & table(3, column); Amostrando elemento a elemento por linha (ROW) ou coluna (COLUMN) gen1 : for j in 1 to 4 generate slice3(j) <= table(row, j); end generate; gen2 : for i in 1 to 3 generate slice4(i) <= table(i, column); end generate; Aula 17 (1 abr) A implementação de circuitos aritméticos com operadores deve seguir as seguintes recomendações: Para o uso dos operadores o mais adequado é utilizar o padrão industrial STD_LOGIC_VECTOR. Internamente os valores das portas devem ser convertidos ou para valores INTEGER ou para UNSIGNED/SIGNED. para tal é necessário utilizar o pacote numeric_std da biblioteca ieee. Figura 3.7 - Conversões entre tipos Integer, Unsigned, Signed, Std_logic_vector Fonte: Aritmética com vetores em VDHL. a conversão de um objeto (vetor)a_SLV do tipo STD_LOGIC_VECTOR para um objeto (vetor)a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) é feita pela conversão de tipo UNSIGNED a_UNS <= unsigned(a_SLV); a_SIG <= signed(a_SLV); a conversão de um objeto (vetor) a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) para um objeto (escalar)a_INT do tipo INTEGER é feita pela chamada da função TO_INTEGER a_INT <= to_integer(a_UNS)); a_INT <= to_integer(a_SIG)); a conversão de um objeto (vetor) a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) para um objeto (vetor) a_SLV do tipo STD_LOGIC_VECTOR é feita pela conversão de tipo STD_LOGIC_VECTOR a_SLV <= std_logic_vector(a_UNS); a_SLV <= std_logic_vector(a_SIG); a conversão de um objeto (escalar) a_INT do tipo para um objeto (vetor) a_UNS (a_SIG) do tipo UNSIGNED (SIGNED) é feita pela chamada da função TO_UNSIGNED (TO_SIGNED). Essa função tem um segundo parâmetro que indica o número de bits NBITS desse um objeto (vetor). a_UNS <= to_unsigned(a_INT,NBITS)); a_SIG <= to_signed(a_INT, NBITS)); Também é fundamental considerar a faixa de valores coberta por $N$ bits. Para tipos UNSIGNED a faixa é de $0$ até $2^{N}-1$, enquanto que para SIGNED a faixa é de $-2^{N-1}$ até $2^{N-1}-1$. Assim com 3 bits é possível representar valores entre -4 até 3 com um tipo SIGNED e 0 até 7 com um tipo UNSIGNED. Para uso adequado dos operadores também é necessário considerar o tamanho (número de bits) requerido para o resultado em função do tamanho dos operandos. A declaração dessas funções "+", "-", "*" e "/" no PACKAGE Numeric std.vhd mostra o tamanho a ser obtido no resultado. function "+" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). -- Result: Adds two UNSIGNED vectors that may be of different lengths. function "-" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). -- Result: Subtracts two UNSIGNED vectors that may be of different lengths. function "*" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED((L'LENGTH+R'LENGTH-1) downto 0). -- Result: Performs the multiplication operation on two UNSIGNED vectors -- that may possibly be of different lengths. function "/" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(L'LENGTH-1 downto 0) -- Result: Divides an UNSIGNED vector, L, by another UNSIGNED vector, R. -- NOTE: If second argument is zero for "/" operator, a severity level of ERROR is issued. function "rem" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(R'LENGTH-1 downto 0) -- Result: Computes "L rem R" where L and R are UNSIGNED vectors. function "mod" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(R'LENGTH-1 downto 0) -- Result: Computes "L mod R" where L and R are UNSIGNED vectors. Portanto podemos concluir que: Para operações de "+" ou "-": O tamanho do resultado é igual ao tamanho do maior operando. Exemplo: r[7..0] = a[7..0] + b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8 bits. Para a operações "*": O tamanho do resultado é igual a soma do tamanho dos dois operandos. Exemplo: r[12..0] = a[7..0] * b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8+5 = 13 bits. Para "/": O tamanho do resultado é igual ao tamanho do numerador. Exemplo: r[5..0] = a[5..0] / b[8..0]; a -> 6 bits; b -> 9 bits então r -> 6 bits. No caso da operações de "*" e "/" não ocorre overflow, no entanto no caso da "+" e "-", o overflow/underflow pode ocorrer e precisa ser tratado. Isso pode ser feito acrescentando um bit adicional a saída para conter o overflow ou então sinalizar a sua ocorrência com um bit na saída do circuito. Note que no caso em que ocorrem sucessivas somas, é impraticável ficar aumentando o número de bits para evitar o overflow, de modo que a sinalização do overflow ou uso de escalas, ou representação em ponto fixo ou ponto flutuante podem ser as soluções a serem adotadas. No caso das operações de "+" e "-" também pode ser necessário tratar os sinais de carry in e carry out, que permitem ampliar o tamanho de um somador realizando a sua conexão em cascata, ao mesmo tempo que tratam o overflow. Exercício: Multiplicador/Divisor/Somador/Subtrator com sinal e sem sinal (entradas do tipo STD_LOGIC VECTOR) Exercício: Multiplicador/Divisor/Somador/Subtrator entity operadores is port ( a : in std_logic_vector(5 downto 0); -- 6 bits b : in std_logic_vector(2 downto 0); -- 3 bits sum : out std_logic_vector(? downto 0); -- ? bits sub : out std_logic_vector(? downto 0); -- ? bits mult : out std_logic_vector(? downto 0); -- ? bits div : out std_logic_vector(? downto 0); -- ? bits resto : out std_logic_vector(? downto 0) -- ? bits ); end entity; architecture type_conv_arch of operadores is -- Declarar os sinais necessarios para fazer as conversoes de tipo begin -- Inserir o codigo e definir o tamanho das saidas. end architecture; Possíveis erros de compilação Error (10482): VHDL error ... : object "std_logic_vector" is used but not declared falta declarar a biblioteca ieee e usar o pacote std_logic_1164 library ieee; use ieee.std_logic_1164.all; Error (10482): VHDL error ... : object "unsigned" is used but not declared falta usar o pacote numeric_std use ieee.numeric_std.all; Error (10344): VHDL expression error at ... : expression has 6 elements, but must have 3 elements na atribuição feita, o objeto receptor o valor tem 3 elementos ("bits"), mas o resultado da expressão tem 6 elementos ("bits"). A solução é corrigir a definição do objeto ou usar a função resize para atribuir o número correto de elementos Resultados da simulação funcional. Após a simulação funcional, é necessário analisar os resultados obtidos em cada operação. A figura abaixo mostra 3 analises realizadas. Figura 3.8 - Simulação funcional do Multiplicador/Divisor/Somador/Subtrator Fonte: Elaborado pelo autor. Aula 18 (3 abr) Nesta aula vamos estudar algumas estruturas e dicas adicionais para a sintese de circuitos em VHDL A declaração de RECORD Enquanto que em um ARRAY todos os elementos devem ser obrigatoriamente do mesmo tipo, em um RECORD (Registro) os elementos podem ser de tipos diferentes. type memory_access is record address : integer range 0 to 255; block : integer range 0 to 3; data : BIT_VECTOR(15 downto 0); end record; --Escrita no RECORD constant endereco : memory_access := (34, 3, "010011110101011"); --Acesso ao RECORD signal address_lido : integer range 0 to 255; signal block_lido : integer range 0 to 3; signal data_lido : bit_vector(15 downto 0); address_lido <= endereco.address; block_lido <= endereco.block; data_lido <= endereco.data; Um exemplo de uso do RECORD é: entity record_example is port ( flag : out BIT_VECTOR(1 to 4); sum : out natural range 0 to 15 ); end entity; architecture record_example of record_example is type pair is record a, b : natural range 0 to 7; end record; type stack is array (1 to 4) of pair; constant matrix : stack := ((1, 2), (3, 4), (5, 6), (7, 0)); begin gen : for i in 1 to 4 generate flag(i) <= '1' when matrix(i).a > matrix(i).b else '0'; end generate; sum <= matrix(1).a + matrix(1).b; end architecture; As declarações de SUBTYPE A declaração de SUBTYPE é usada para restringir as declarações de TYPE. Abaixo estão alguns exemplos. subtype natural is integer range 0 to integer'HIGH; subtype positive is integer range 1 to integer'HIGH; subtype my_integer is integer range - 32 to 31; Como usar ARRAYs em portas? Declaração do TYPE em PACKAGE Exemplo 3.8: Multiplexador com porta 1D x 1D.:: -----Package:------------ -- File: my_pkg.vhd ------------------------- package my_data_types is type a1Dx1D_bit_vector is array (0 to 3) of BIT_VECTOR(7 downto 0); end my_data_types; -----Main code: -------- -- File: my_pkg.vhd ------------------------- use work.my_data_types.all; entity mux1Dx1D is port ( x : in a1Dx1D_bit_vector; sel : integer range 0 to 3; y : out BIT_VECTOR(7 downto 0) ); end entity; architecture pedroni of mux1Dx1D is begin y <= x(sel); end architecture; Ver pag. 60 a 73 de Uso da declaração ALIAS A declaração ALIAS define um nome alternativo para uma entidade ou objeto. ALIAS new_name [: specifications] IS original_name [signature]; Alguns exemplos do uso do ALIAS para objetos (SIGNAL). SIGNAL data_bus: STD_LOGIC_VECTOR(31 DOWNTO 0); --bus1 is a new name for data_bus: ALIAS bus1 IS data_bus; --bus2 is a new name for data_bus, but with a modified range: ALIAS bus2: STD_LOGIC_VECTOR(32 DOWNTO 1) IS data_bus; --bus3 is another name for data_bus, with an ascending range: ALIAS bus3: STD_LOGIC_VECTOR(1 TO 32) IS data_bus; --upper_bus1 is a new name for the upper half of data_bus ALIAS upper_bus1 IS data_bus(31 DOWNTO 16); --upper_bus2 is a new name for the upper half of data_bus, but --with a modified range: ALIAS upper_bus2: STD_LOGIC_VECTOR(17 TO 32) IS data_bus(31 DOWNTO 16); --lower_bus1 is a new name for the lower half of data_bus ALIAS lower_bus1 IS data_bus(15 DOWNTO 0); --lower_bus2 is a new name for the lower half of data_bus, but --with a modified range: ALIAS lower_bus2: STD_LOGIC_VECTOR(1 TO 16) IS data_bus(15 DOWNTO 0); Ver pag. 112 a 113 de Veja um exemplo de uso de alias no pacote numeric_std.vhd function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is constant L_LEFT: INTEGER := L'LENGTH-1; alias XL: UNSIGNED(L_LEFT downto 0) is L; alias XR: UNSIGNED(L_LEFT downto 0) is R; variable RESULT: UNSIGNED(L_LEFT downto 0); variable CBIT: STD_LOGIC := C; begin for I in 0 to L_LEFT loop RESULT(I) := CBIT xor XL(I) xor XR(I); CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I)); end loop; return RESULT; end ADD_UNSIGNED; NOTA: No exemplo acima, a CONSTANT L_LEFT recebe o tamanho do parâmetro (L), que pode ser qualquer. Esse tamanho é utilizado para criar dois ALIAS para os parâmetros L e R, utilizando uma indexação (L_LEFT DOWNTO 0). Com isso é possível dentro do FOR-LOOP criar os circuitos que realizam as operações lógicas que realizam a operação de soma. Sobrecarga de operadores function "+" (a : integer, b : bit) return integer is begin if (b = '1') then return a + 1; else return a; end if; end "+"; Ver pag. 91 a 108 de Como estimar os tempos de propagação? Medição de tempos de propagação em circuitos combinacionais

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Aula 19 (7 abr) Código Concorrente. Uso de Operadores instrução WHEN-ELSE (WHEN) <optional_label>: <target> <= <value> when <condition> else <value> when <condition> else <value> when <condition> else ... <value>; Importante: O último ELSE deve cobrir todos os demais valores para evitar a criação de LATCHES. Warning (13012): Latch ... has unsafe behavior No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Conditional Signal Assignment] instrução WITH-SELECT-WHEN (SELECT) <optional_label>: with <expression> select <target> <= <value> when <choices>, <value> when <choices>, <value> when <choices>, ... <value> when others; Importante: O valor deve cobrir todas as demais possibilidades usando WHEN OTHERS para evitar a criação de LATCHES, ou erros de análise. Error (10313): VHDL Case Statement error ...: Case Statement choices must cover all possible values of expression No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Selected Signal Assignment]. Mas ATENÇÃO, faltam as virgulas após cada escolha. Exemplo 5.1 + 5.2 mux: com 3 tipos de arquiteturas (com portas, com WHEN-ELSE, com WITH-SELECT) Verifique os três circuitos (RTL e Technology Map) considerando as entradas x0 a x3 e a saída y com apenas um elemento. Mude a entrada x para STD_LOGIC_VECTOR(3 downto 0). Como poderia ser feito o código para que pudesse ser selecionada uma entrada entre N = 2^M. Modifique os circuitos para que tenham as entradas x0 a x3 e a saída y com 4 elementos. No caso do uso de WHEN-ELSE e WITH-SELECT é só alterar o tamanho dos vetores STD_LOGIC_VECTOR. Qual é a solução para a descrição com portas? Para selecionar uma entre várias arquiteturas para a mesma ENTITY use a CONFIGURATION. CONFIGURATION which_mux OF mux IS FOR Operator_only END FOR; -- FOR with_WHEN END FOR; -- FOR with_SELECT END FOR; END CONFIGURATION; Ver pag. 121 a 127 de Aula 20 (8 abr) Uso da instrução FOR-GENERATE label: FOR identificador IN faixa GENERATE [Parte_Declarativa BEGIN] Instruções_concorrentes ... END GENERATE [label]; Exercício - Dado o somador para 4 entradas a(0) até a(3), use o FOR-GENERATE para torná-lo um somador para N entradas. --------------------- -- FILE my_pkg.vhd -- --------------------- library ieee; use ieee.std_logic_1164.all; package my_pkg is type a_slv is array(natural range <>) of std_logic_vector (3 downto 0); end package; --------------------------- -- FILE vector_adder.vhd -- --------------------------- library ieee work; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.my_pkg.all; entity vector_adder is generic (N : natural := 4); port ( a : in a_slv (0 to N-1); soma : out std_logic_vector (3 downto 0)); end entity; -- Versão que realiza a soma diretamente, mas que precisa modificar o código de acordo com o número de entradas. architecture ifsc_v1 of vector_adder is signal soma_sig : signed(3 downto 0); begin soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) + signed(a(3)); soma <= std_logic_vector(soma_sig); end architecture; -- Versão que realiza a soma usando um FOR GENERATE architecture ifsc_v2 of vector_adder is begin end architecture; --------------------------- -- FILE vector_adder.vhd -- --------------------------- configuration ifsc_cfg of vector_adder is -- for ifsc_v1 end for; for ifsc_v2 end for; end configuration; Aula 21 (14 abr) Implementação de conversor Gray para Binário. Ver Código Gray ------------------------- -- File: gray2bin.vhd -- ------------------------- entity gray2bin is generic (N : natural := 4 ) port ( g : in std_logic_vector(____) b : out std_logic_vector(____) ) end entity architecture ifsc_v1 of ____ is begin end architecture architecture ifsc_v2 of ____ is begin end architecture Exemplo 5.3 - Unidade de Lógica e Aritmética (ALU). Escreva o código VHDL que implemente a ALU mostrada no diagrama abaixo. Use operações do tipo SIGNED. As entradas a e b e saída y ter o número de bits definido através de GENERIC, e ser do tipo STD_LOGIC_VECTOR. Faça simulação funcional para os diferentes OPCODE. ---------------------- -- File: alu.vhd -- ---------------------- entity alu is generic (N : natural := 8); port ( a, b : in std_logic(? downto 0); cin : in std_logic; opcode : in std_logic(? downto 0); y : out std_logic(? downto 0) ); end entity; architecture alu of alu is begin end architecture; Figura 3.9 - Unidade de Lógica e Artimética Fonte: pag. 127 . Faça as seguintes alterações no código da ALU: 1) Inclua um sinal que indica "erro" quando ocorrer overflow/underflow nas operações de soma, incremento ou decremento. 2) Inclua um circuito que satura o sinal no máximo positivo ou negativo nas situações de erro. 3) Repita as simulações para os circuitos modificados. Ver pag. 127 a 134 de

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Aula 22 (15 abr) Código Sequencial. Diferenças entre código concorrente e sequencial <=> circuitos combinacional e sequencial Diferenças entre os objetos SIGNAL e VARIABLE Tipos de elementos de memória: Latch x Flip-flop Latch D Flip-flop tipo D com reset assíncrono e com reset (clear) síncrono Seção de código sequencial PROCESS: lista de sensibilidade [rótulo:] PROCESS [(lista_de_sensibilidade)] [IS] [parte_declarativa] BEGIN afirmação_sequencial; afirmação_sequencial; ... END PROCESS [rótulo]; Instrução IF [rótulo:] IF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSIF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSE afirmação_sequencial; afirmação_sequencial; ... END IF [rótulo]; Exemplos: DFFs com Reset Assincrono e Reset Sincrono, com Enable, com Preset (Variação Ex 6.1). --Flip Flop tipo D com reset assincrono, sensivel a borda de subida. process (clock,reset) begin if (reset = '1') then q <= '0'; -- elsif (clock'event and clock = '1') then or elsif (rising_edge(clock)) then q <= d; end if; end process; --Flip Flop tipo D com preset assincrono e sinal de enable, sensivel a borda de descida. process (clock, preset) begin if (preset = '1') then q <= '1'; elsif (falling_edge(clock)) then if (enable = '1') then q <= d; end if; end if; end process; Comparar com Latch (sem clk'event). --Latch tipo D com reset assincrono. process (enable, reset, d) begin if (reset = '1') then d <= '0'; elsif (enable='1')) then q <= d; end if; end process; Ver pag. 161 a 160 de Aula 23 (17 abr) Simulação funcional do DFFs e do Latch Porta paralela com N DFFs. Contador crescente 0-N (baseado no Ex.6.2), com N = 2^Mbits-1 (1 3 7 15) Com overflow no valor máximo Aula 24 (22 abr) Contador crescente 0-N (baseado no Ex.6.2), com N =/= 2^Mbits (5, 10) Com parada no valor máximo Com overflow no valor máximo Contador decrescente 0-N (baseado no Ex.6.2), com N =/= 2^Mbits (5, 10) Com parada no valor mínimo Com underflow no valor máximo Projetar um contador em BCD entre 0 e 99, com entrada de clock, reset e saidas unidade(0 a 9) e dezena (0 a 9). versão 1 - contagem crescente. versão 2 - contagem decrescente. versão 3 - contagem crescente ou decrescente controlado por uma entrada DIR. Se DIR = '0' a contagem é crescente se DIR = '1' a contagem é decrescente. Nota: Antes de implementar a versão 3 verifique no RTL das versões 1 e 2 as diferenças, e pense nas possibilidades de reutilização do hardware. O que é comum entre elas e o que precisa ser acrescentado na versão 3. Tente obter uma versão com o mínimo acréscimo em elementos lógicos. Aula 25 (24 abr) Registrador de deslocamento (Ex.6.3) Versão 1 - Implementação com 4 FF D. entity shift_reg4_right is port ( din, clk, rst : in std_logic; dout : out std_logic ); end entity; architecture ifsc of shift_reg4_right is begin end architecture; Versão 2 - Implementação com for generate da conexão de FF D. entity shift_reg_right is generic (N : integer := 4); port ( din, clk, rst : in std_logic; dout : out std_logic ); end entity; architecture ifsc of shift_reg_right is begin end architecture; Versão 3 - Implementação com formação de agregado via concatenação. entity shift_reg_right is generic (N : integer := 4); port ( din, clk, rst : in std_logic; dout : out std_logic ); end entity; architecture ifsc of shift_reg_right is begin process (clk, rst) variable q : std_logic_vector (N-1 downto 0); begin if (rst = '1') then q := (others => '0'); elsif (clk'EVENT and clk = '1') then q := din & q (N-1 downto 1); end if; dout <= q(0); end process; end architecture; Aula 26 (28 abr) Aproveitando a versão 3 ou 2 do Shift Register, projete e faça a simulação dos dois circuitos indicados a seguir: Embrião de um conversor serial para paralelo. Para usar o hardware do ShifRegister como base para um conversor serial para paralelo, basta conectar as saidas dos FFD em portas DataOut(N-1) até DataOut(0). Assim, os sinais seriais da entrada SerialIn estarão disponíveis nestas saídas DataOut a cada N clocks. Uma simulação com o QSIM é mostrada na figura acima. entity serial2parallel is port ( clk, rst : in std_logic; SerialIn : in std_logic; DataOut : out std_logic_vector(N-1 downto) ); end entity; architecture ifsc of serial2parallel is begin end architecture; Embrião de um conversor paralelo para serial. Para usar o hardware do ShiftRegister como base para um conversor paralelo para serial, é necessário carregar os dados paralelos do DataIn com o sinal Load nos FFD e em seguida fazer o deslocamento deles bit por bit durante N clocks. Na saída SerialOut do ShiftRegister os dados serão seriazados, aparecendo um cada clock. Uma simulação com o QSIM é mostrada na figura acima. entity parallel2serial is port ( clk, rst : in std_logic; Load : in std_logic; DataIn : in std_logic_vector(N-1 downto); SerialOut : out std_logic ); end entity; architecture ifsc of parallel2serial is begin end architecture; Instruções do tipo LOOP: LOOP incondicional, FOR-LOOP, WHILE-LOOP, NEXT, EXIT LOOP incondicional: [rótulo:] LOOP afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; FOR-LOOP: [rótulo:] FOR identificador IN faixa LOOP afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; WHILE-LOOP: [rótulo:] WHILE condição LOOP -- Executa as "afirmações enquanto a "condição" for verdadeira afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; LOOP com EXIT: [rótulo:] [FOR identificador IN faixa] LOOP afirmação_sequencial; EXIT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, termina o "LOOP" afirmação_sequencial; ... END LOOP [rótulo]; LOOP com NEXT: [rótulo:] [FOR identificador IN faixa] LOOP afirmação_sequencial; NEXT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, não executa as linhas até a linha "END LOOP" -- e incrementa o "identificador". afirmação_sequencial; ... END LOOP [rótulo]; Exemplos: Leading Zeros (LOOP com EXIT) (Ex 6.5) - Esse circuito deve determinar quantos zeros tem em um vetor de entrada Vin antes do primeiro bit '1', começando da esquerda para a direita. Fazer a síntese do circuito; fazer simulação no Modelsim; analisar a forma como o compilador implementou o incrementador. entity leading_zeros is generic (N : natural := 8); port ( Vin : in std_logic_vector(0 to N-1); count : out integer range 0 to N ); end entity; architecture ifsc of leading_zeros is begin end architecture; Contador de zeros (FOR LOOP) - Esse circuito deve determinar quantos zeros tem em um vetor de entrada Vin. Fazer a síntese do circuito; fazer simulação no Modelsim; analisar a forma como o compilador implementou o incrementador. Ver pag. 161 a 164 de Aula 27 (29 abr) Carry-Ripple Adder (FOR-LOOP) (Ex 6.4) - apenas analisar. Um somador do tipo carry ripple utiliza o bloco básico full adder para construir somadores de qualquer número de bits. Os bits carry são adicionados aos blocos posteriores, produzindo um hardware combinário. O full adder é baseado nas funções. $s_{k}=a_{k}\oplus b_{k}\oplus c_{k}$ $c_{k+1}=a_{k}.b_{k}+a_{k}.c_{k}+b_{k}.c_{k}$ onde $c_{k+1}$ é o carry out, $c_{k}$ é o carry in entity carry_ripple_adder is generic (N : integer := 4); port ( a, b : std_logic_vector (N-1 downto 0); cin : std_logic s : out std_logic_vector (N downto 0); cout : out std_logic; ); end entity; architecture estrutural of carry_ripple_adder begin -- Uso de um codigo sequencial para geracao de um circuito combinacional process (a, b, cin) variable c : std_logic_vector(N downto); begin c(0) := cin; for i in 0 to N - 1 loop -- Codigo de um full adder -- soma de dois bits e carry_in do full adder anterior s(i) <= a(i) xor b(i) xor c(i); -- geraao do carry_out para o proximo full adder c(i + 1) := (a(i) and b(i)) or (a(i) and c(i)) or (b(i) and c(i)); end loop; cout <= c(N); end process; end architecture; Instrução CASE [rótulo:] CASE expressão IS WHEN valor => atribuições; -- valor único ... WHEN valor1 | valor2 | ... | valorN => atribuições; -- lista de valores ... WHEN valor1 TO valor2 => atribuições; -- faixa de valores ... END CASE; Instrução WAIT: WAIT UNTIL, WAIT FOR (simulação apenas), WAIT ON (não implementada no Quartus II). [rótulo:] WAIT UNTIL <condition>; [rótulo:] WAIT ON sensitivity_list; [rótulo:] WAIT FOR time_expression; Recomenda-se utilizar a lista de sensibilidade do PROCESS e a instrução IF no lugar do WAIT. Algumas instruções de WAIT serão utilizadas na criação de TestBench em VHDL para a simulação com o MODELSIM. Exemplo: Timer de 0 a 9 segundos com saída SSD (Ex 6.6). Unir o código de um contador de 0 a 9 (código sequencial), e um conversor de binário para sete segmentos em código sequencial (usando CASE). entity timer0_9 is port ( clk1seg,rst: in std_logic; count_out : out std_logic_vector(3 downto 0); ssd_out : out std_logic_vector(6 downto 0) ); end entity; architecture ifsc_v1 of timer0_9 is begin process (rst, clk1seg) -- processo do contador de 0 a 9 end process; process (count) begin -- processo do codificador de binario para display de sete segmentos end process; end architecture; A simulação funcional do circuito deverá produzir uma saída semelhante a mostrada abaixo: A simulação com timing do circuito deverá produzir uma saída semelhante a mostrada abaixo: Depois acrescentar a esse circuito um módulo que permita a partir de um sinal de clock com frequência de fclk = 50MHz (T = 20 ns), obter um clock de f = 1 Hz (T = 1 s) process (rst, clk50MHz) -- processo do divisor de clock de 50MHz para 1 Hz end process; Implementar no FPGA o circuito com contador de 0 a 9 segundos com saída SSD e clk de entrada de 50MHz. PROBLEMA: Uso de um período de clock de 20 ns => 50 MHz, verificar a impossibilidade prática de uma simulação deste circuito (1 segundo => 5 minutos de simulação), devido ao tamanho do contador (count1) que conta de 0 a 50M-1. SOLUÇÃO: modificar o contador para um valor máximo menor (0 a 50-1). Notar que a simulação é extremamente rápida neste caso. Após verificar que o circuito funciona "simulado", configurar o FPGA do kit Mercúrio IV para implementar este circuito. As informações necessárias estão em Preparando para gravar o circuito lógico no FPGA. Utilize os pinos (clk = CLOCK_50MHz: PIN_T1, led = DISP0_D[7] : PIN_W1, ssd = DISP0_D[0-6]: PIN_V2 - PIN_W2). Como o conversor de binário para ssd realizado anteriormente tinha lógica negativa ('0' acende, '1' apaga), será necessário inverter todas as saídas ssd_out <= not ssd; Se quiser usar algum led na matriz de led do kit Mercúrio é necessário colocar '0' da coluna do Led e '1' na linha correspondente, ou seja utilizar um segundo pino para acender o led. Dias 5, 6, 8 12, 13 e 15 mai Parada Pedagógica sem aulas de acordo com a resolução do colegiado do campus de São José. Dia 19 mai Retorno às ANPs, Foi solicitado que todos alunos se cadastram no workspace da disciplina no SLACK. Foi solicitado que todos alunos respondam a uma sondagem sobre as ANPs Volta às aulas não presenciais em tempo de pandemia. Resultado das outras enquetes no SLACK: Você gostaria que a UC de DLP29006 tivesse continuidade através de ANPs durante a pandemia do corona virus? sim não

Unidade 6 - Projeto a nível de Sistema

• 8 AULAS

Unidade 6 - Projeto a nível de Sistema

Aula XX (9 e 10 jun) Projeto a nível de Sistema. O PACKAGE e PACKAGE BODY: onde declarar e como usar. O COMPONENT: declaração (cópia da ENTITY) e instanciação. Assim a entity Timer00_99 ENTITY timer00_99seg GENERIC (D : INTEGER; fclock : INTEGER; U : INTEGER); PORT (clk50MHz : IN STD_LOGIC; RST : IN STD_LOGIC; clk1seg : OUT STD_LOGIC; SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); END ENTITY; Será declarada como um COMPONENT COMPONENT timer00_99seg GENERIC (D : INTEGER; fclock : INTEGER; U : INTEGER); PORT (clk50MHz : IN STD_LOGIC; RST : IN STD_LOGIC; clk1seg : OUT STD_LOGIC; SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); END COMPONENT; Associação dos nomes das portas aos sinais. PORT -> PORT MAP: Mapeamento por posição e nominal. comp1 : timer00_99seg GENERIC MAP (2, 10, 3) PORT MAP (clk50MHz,RST, clk1seg, SSD_Dseg, SSD_Useg); comp1 : timer00_99seg GENERIC MAP ( D => 2, U => 3, fclock => 10, PORT MAP ( clk50MHz => clk50MHz, RST => RST, clk1seg => clk1seg, SSD_Dseg => SSD_Dseg, SSD_Useg => SSD_Useg); Métodos de declaração de COMPONENT. Exemplo: Registrador Circular Ex. 8.2 Criação de COMPONENT redimensionáveis. GENERIC -> GENERIC MAP Exemplo: Porta E com N entradas. Exemplo: Detector de Paridade Ex. 8.3 Ver pag. 201 a 213 de Instanciação de COMPONENT com GENERATE. Uso da instrução CONFIGURATION. Ligação direta: ARCHITECTURE-ENTITY. Ligação da instanciação dos componentes: COMPONENT-ENTITY(ARCHITECTURE). Implementação de um timer de 99 segundos usando componentes. entity timer00_99seg IS generic (fclk2 : natural := 50, D : natural := 5; U : natural := 9); port ( clk50MHz : in STD_LOGIC; clk_1seg: out STD_LOGIC; ssd_D : out STD_LOGIC_VECTOR(0 TO 6); ssd_U : out STD_LOGIC_VECTOR(0 TO 6) ); end entity; OBS O valor do fclk2 corresponde a metade do período do clock de entrada em Hz. Os valores D e U correspondem ao último valor do timer, depois desse valor o timer dever reiniciar a contagem. Componente 1 - Divisor de Clock, con o valor da divisão configurável pelo parâmetro fclk2 component div_clk is generic (fclk2 : natural := 50); -- frequecia para simulacao port ( clk : in std_logic; clk_out : out std_logic ); end component; ;OBS: *O valor do fclk2 corresponde a metade do período do clock de entrada em Hz. Componente 2 - Contador de 00 a 99 com saída em BCD, com o valor final configurável pelos parâmetros D e U component count00_99 is generic (D : natural := 9; U : natural := 9); port ( clk : in std_logic; clk_out : out std_logic; bcd_U : out std_logic_vector(3 downto 0); bcd_D : out std_logic_vector(3 downto 0) ); end component; OBS Os valores D e U correspondem ao último valor do timer, depois desse valor o timer dever reiniciar a contagem. Componente 3 - Conversor de BIN para SSD, com um parâmetro configurável ac_ccn para selecionar Anodo ou Catodo Comum. component bin2ssd is generic (ac_ccn : natural := 0); port ( bin_in : in std_logic_vector(3 downto 0); ssd_out : out std_logic_vector(0 to 6) ); end component; OBS O valor ac_ccn é utilizado para configurar o circuito entre ativo alto para display de catodo comum (ac_ccn=0), ou ativo baixo para display de anodo comum (ac_ccn=1). O timer deve utilizar os componentes acima de modo a resultar em um RTL semelhante ao mostrado abaixo. Simulação do timer com ModelSim. Na simulação definir o clk50MHz com duração de 10 ms. Faça uma simulação de pelo menos 60 segundos. OBS: É recomendável inserir um sinal de RESET em todos os circuitos sequenciais e ao iniciar a simulação do circuito começar com RESET ativo durante 10 ps. Após verificar que a simulação do circuito está funcionando, configurar um FPGA para implementar este circuito. Existem duas opções de kit disponíveis com displays de sete segmentos. As informações necessárias estão em Preparando para gravar o circuito lógico no FPGA. Ao utilizar o kit DE2-115 da TERASIC, utilize os pinos (clk = CLOCK_50: PIN_Y2, rst = KEY[0]: PIN_M23, ssd = HEX0-5[0-6]: PIN_G18 - PIN_H22 ...). definição dos pinos </syntaxhighlight> Ao utilizar o kit Mercúrio IV da MACNICA, utilize os pinos (clk = CLOCK_50MHz: PIN_T1, led = DISP0_D[7] : PIN_W1, ssd = DISP0_D[0-6]: PIN_V2 - PIN_W2). definição dos pinos set_location_assignment PIN_T1 -to clk50MHz set_location_assignment PIN_V21 -to rst_in set_location_assignment PIN_R5 -to ssd_D[0] set_location_assignment PIN_T5 -to ssd_D[1] set_location_assignment PIN_T3 -to ssd_D[2] set_location_assignment PIN_T4 -to ssd_D[3] set_location_assignment PIN_M6 -to ssd_D[4] set_location_assignment PIN_N7 -to ssd_D[5] set_location_assignment PIN_N6 -to ssd_D[6] set_location_assignment PIN_V2 -to ssd_U[0] set_location_assignment PIN_V1 -to ssd_U[1] set_location_assignment PIN_U2 -to ssd_U[2] set_location_assignment PIN_U1 -to ssd_U[3] set_location_assignment PIN_Y2 -to ssd_U[4] set_location_assignment PIN_Y1 -to ssd_U[5] set_location_assignment PIN_W2 -to ssd_U[6] set_location_assignment PIN_W1 -to clk_1seg </syntaxhighlight> Análise o diagrama esquemático como funcionam as chaves e também o tipo de display. Note que no projeto o signal RST foi descrito como normalmente ALTO, podendo ser necessário acrescentar um inversor para ter o funcionamento correto. O Display de 7 segmentos da DE2-115 é do tipo cátodo comum, enquanto que na MERCURIO IV ele é do tipo ânodo comum. Aula XX (19 Jun) Projeto a nível de Sistema. FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS. A instrução ASSERT é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a síntese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: [rótulo:] assert condição_booleana [report mensagem] [severity nivel_severidade]; A mensagem pode ser criada usando STRINGs que podem ser concatenadas. O nível de severidade pode ser NOTE (para passar informação para o compilador/simulator), WARNING (para informar que algo não usual ocorreu), ERROR (para informar que alguma condição não usual "sério" ocorreu), ou FAILURE (para informar que uma condição não aceitável ocorreu). Normalmente o compilador para quando ocorre um ERROR ou FAILURE. ERROR é o valor "default" [9]. A FUNCTION: declaração, uso, mapeamento posicional x nominal, PURE x IMPURE. function nome_funçao (lista_parametros_entrada) return tipo_saida is declarações begin afirmações sequenciais end function; Uso de FUNCTION e ASSERT. No projeto do timer00_99 Abaixo segue um exemplo de cálculo do log2 de um número inteiro. Pode ser usado para determinar o número de bits necessário para um número natural. function log2c (n : integer) return integer is variable m , p : integer; begin m := 0; p : = 1; while p < n loop m : = m + 1; p := p * 2; end loop; return m; end log2c; Aula XX (23 Jun) Uso de PROCEDURE. procedure nome_procedimento (lista_parâmetros_entrada, lista_parâmetros_saída) is declarações begin afirmações sequenciais end procedure; Exemplo: Declaração de FUNCTION em ARCHITECTURE Ex.9.1 Exemplo: Declaração em FUNCTION PACKAGE Ex. 9.2 Exemplo: Declaração em FUNCTION ENTITY Ex. 9.3 Exemplo: min_max Ex.9.4 Exercícios: 9.1 a 9.4, 9.6 a 9.9 Ver pag. 213 a 239 de ) Aula XX e XX (24 e 26 jun) Implementação de um serializador e um deserializador usando componentes. Componente 1 - Divisor de Clock, con o valor da divisão configurável pelo generic N entity div_clk is entrada clk_in saída clk_out Componente 2 - Registrador de deslocamento com entrada serial e paralelo e saída serial e paralelo com N FF, configurável pelo generic N entity shift_reg is entradas clk_in, rst_in, ena_in, d_in[N-1..0], s_in saídas d_out[N-1..0], s_out Componente 3 - Porta paralela com N entradas, configurável pelo generic N. entity parallel_reg is entradas clk_in, rst, ena, d_in[N-1..0] saídas d_out[N-1..0] Outros componentes necessários. Simular o serializador e deserializador com ModelSim. Implementar em um kit FPGA (Mercurio IV) usando o lab home office. Aula XX XX (1 e 3 jul) Atividade extraclasse, ficou dividida em: Equipe 1: Detalhar a architecture do componente div_clk e fazer sua simulação. -Verificar se o clk_out está alto durante apenas um período do clk_in. Esse período deve ser entre duas bordas de descida do clk_in. Equipe 1: Detalhar a architecture do componente parallel_reg e fazer sua simulação. Equipe 2: Detalhar a architecture do componente shift_reg, e fazer a simulação. -Verificar a transferência dos dados da entrada serial para a saída paralela (função Desserializador). -Verificar a transferência dos dados da entrada paralela para a saída serial (função Serializador). -Verificar a transferência dos dados da entrada serial para a saída serial (função Delay). -Verificar a transferência dos dados da entrada paralela para a saída paralela (função porta Paralela). -Verificar a possibilidade de utilizar esse componente no lugar do parallel_reg. As equipes devem terminar de simular os componentes e integrá-los no projeto. Após a integração deverá ser feita a simulação do sistema completo. Mapear os pinos do FPGA para fazer o teste de funcionamento com um baud-rate de 1bit/s, entrada chaves, saídas leds.

Unidade 7 - Maquinas de Estado Finitas

Unidade 7 - Maquinas de Estado Finitas

6 AULAS Aula XX (7 ago) Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL O que é uma FSM - Finite State Machine Modelo de FSM LIBRARY ieee; USE ieee.std_logic_1164.ALL; ---------------------------------------------------------- ENTITY < entity_name > IS PORT ( clk, rst : IN STD_LOGIC; input : IN < data_type > ; output : OUT < data_type >); END < entity_name > ; ---------------------------------------------------------- ARCHITECTURE < architecture_name > OF < entity_name > IS TYPE state IS (A, B, C, ...); SIGNAL pr_state, nx_state : state; -- ATTRIBUTE ENUM_ENCODING : STRING; --optional attribute -- ATTRIBUTE ENUM_ENCODING OF state : TYPE IS "sequential"; -- ATTRIBUTE SYN_ENCODING OF state : TYPE IS "safe"; BEGIN ------Logica Sequencial da FSM:------------ PROCESS (clk, rst) BEGIN IF (rst = '1') THEN pr_state <= A; ELSIF (clk'EVENT AND clk = '1') THEN pr_state <= nx_state; END IF; END PROCESS; ------Logica Combinacional da FSM:------------ PROCESS (pr_state, input) BEGIN ------Valores default das saidas------------ output <= < value > ; CASE pr_state IS WHEN A => output <= < value > ; -- apenas se diferente do valor default IF (input =< value >) THEN nx_state <= B; ... ELSE nx_state <= A; END IF; WHEN B => output <= < value > ; -- apenas se diferente do valor default IF (input =< value >) THEN nx_state <= C; ... ELSE nx_state <= B; END IF; WHEN ... END CASE; END PROCESS; ------Seção de Saída (opcional):------- PROCESS (clk, rst) BEGIN IF (rst = '1') THEN new_output <= < value > ; ELSIF (clk'EVENT AND clk = '1') THEN --or clk='0' new_output <= output; END IF; END PROCESS; END < architecture_name > ; Usando o template acima descreva em VHDL a FSM indicada na Figura 11.1. Figura 7.1 - Exemplo de diagrama de estados de uma FSM Fig11.1(a) e implementação em hardware da FSM Fig11.2(a) Fonte: Figura 11.1 e 11.2 de . Faça a simulação da FSM com Modelsim utilizando um testbench em VHDL que faça a FSM seguir os estados rst -> A -(x=0)-> A -(x=1)-> A -(x=2)-> B -(x=2)-> B -(x=0)-> C -(x=0)-> C -(x=2)-> C -(x=1)-> A -(x=2)-> B -(x=1)-> A. Ver pag. 277 a 280 de Ver Quartus II Handbook Version 13.1: Manually Specifying Enumerated Types Using the enum_encoding Attribute, pag 16-37 sobre a atribuição manual do enum_encoding. Note que o uso desse atributo faz com que o compilar do Quartus não reconheça a FSM, mas use logica regular para representar o sistema. Ver Quartus II Handbook Version 13.1: Safe State Machines, pag 16-38. Aula XX (11 ago) Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL Máquina de vender doces Use o template da FSM para modelar o sistema mostrado na figurar a seguir. Figura 7.2 - FSM - Máquina de vender doces (diagrama de estados) Fonte: Adaptado da Figura 11.3 de . Figura 7.3 - FSM - Máquina de vender doces (diagrama de estados com default Fonte: Elaborado pelo autor. Simule a FSM com Modelsim utilizando um testbench em VHDL para gerar o teste mostrado na figura abaixo. Figura 7.4 - FSM - Máquina de vender doces (simulação) Fonte: Elaborado pelo autor. Exercício: Altere a FSM para vender doces que custam 30 centavos. Considere que as moedas aceitas são 5, 10, 25 e 50 centavos. Desenho primeiro a FSM e em seguida implemente-a em VHDL e faça a simulação. Ver pag. 281 a 282 de Dica: para desenhar a FSM recomendo utilizar um software on-line para tal finalidade. Por Ex. Visual Paradigm. Aula XX (12 ago) Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL O problema de oscilando entre os estados em FSM. Figura 7.5 - FSM - alarme (oscilando entre os estados quando remoto é 1) Fonte: Adaptado de Figura 11.9(a) de . Solução através do uso de FLAG Figura 7.6 - FSM - alarme (solução com flag) Fonte: Adaptado de Figura 11.9(b) de . Solução através do uso de estados de WAIT adicionais. Figura 7.7 - FSM - alarme (solução com estados de WAIT) Fonte: Adaptado de Figura 11.9(c) de . Ver pag. 292 a 297 de Exercício: Faça o download do arquivo simple_car_alarm.qar, disponível no Moodle da disciplina e realize as seguintes avaliações: Perceba que existem 4 versões para o mesmo Alarme de Carro. Realize a simulação no ModelSim das 4 versões e perceba qual é a diferença de funcionamento desses circuitos. Anote o número de elementos em cada versão. Qual versão é a mais adequada na sua opinião? Modifique a sua escolha para que o alarme não possa ser ativado se o "sensor" estiver em "1". Analise o arquivo tb_vX.do e modifique-o para testar também essa nova condição. A simulação deve obrigatoriamente fazer o sistema passar por todos os estados e todas as transições. Implemente a nova versão como uma nova arquitetura "fsm_v5", e escrever o arquivo de simulação "tbv5.do". Salve as telas da simulação ("v5_sim.png"), tela da fsm ("v5_fsm.png"), tela do RTL ("v5_rtl.png"). Acrescente os novos arquivos no projeto e salve o novo .qar Aula XX (14 ago) Projeto de FSM temporizadas (nas quais as transições são ativadas também pelo tempo). Figura 7.7 - Tipos de FSM (Condicional, Temporizada e Hibrida) Fonte: Figura 11.12 de . Modelo de FSM temporizada LIBRARY ieee; USE ieee.std_logic_1164.ALL; ---------------------------------------------------------- ENTITY < entity_name > IS PORT ( clk, rst : IN STD_LOGIC; input : IN < data_type > ; output : OUT < data_type >); END < entity_name > ; ---------------------------------------------------------- ARCHITECTURE < architecture_name > OF < entity_name > IS TYPE state IS (A, B, C, ...); SIGNAL pr_state, nx_state : state; signal timer: integer range 0 to MAX; -- ATTRIBUTE ENUM_ENCODING : STRING; --optional attribute -- ATTRIBUTE ENUM_ENCODING OF state : TYPE IS "sequential"; BEGIN ------Logica Sequencial da FSM:------------ PROCESS (clk, rst) variable count: integer range o to MAX; BEGIN IF (rst = '1') THEN pr_state <= A; count := 0; ELSIF (clk'EVENT AND clk = '1') THEN count := count + 1; if (count >= timer) then pr_state <= nx_state; count := 0; end if; END IF; END PROCESS; ------Logica Combinacional da FSM:------------ PROCESS (pr_state, input) BEGIN ------Valores default das saidas------------ output <= < value >; ------Valores default do timer------------ timer <= <value>; CASE pr_state IS WHEN A => output <= < value > ; -- apenas se diferente do valor default IF (input =< value >) THEN timer <= <value>; -- apenas se diferente do valor default nx_state <= B; ... ELSE timer <= <value>; -- apenas se diferente do valor default nx_state <= A; END IF; WHEN B => output <= < value > ; -- apenas se diferente do valor default IF (input =< value >) THEN timer <= <value>; -- apenas se diferente do valor default nx_state <= C; ... ELSE timer <= <value>; -- apenas se diferente do valor default nx_state <= B; END IF; WHEN ... END CASE; END PROCESS; ------Seção de Saída (opcional):------- PROCESS (clk, rst) BEGIN IF (rst = '1') THEN new_output <= < value > ; ELSIF (clk'EVENT AND clk = '1') THEN --or clk='0' new_output <= output; END IF; END PROCESS; END < architecture_name > ; Ver pag. 298 a 301 de Exercício Usando o template acima descreva em VHDL a FSM de um controlador de semáforo Regular da Figura 11.15 (pag. 304 de ). Figura 7.8 - Diagrama de estados do controlador de semáforo Fonte: Adaptado de Figura 11.15 de . Figura 7.9 - Diagrama de estados do Quartus do controlador de semáforo Fonte: Elaborado pelo autor. Para definir as temporizações utilize GENERICs que permitam instanciar diferentes semáforos em um projeto de controle de tráfego de uma avenida. Para uma instância do semáforo S1 use (timeRY = 2 segundos; timeGR = 40 segundos; timeYR = 2 segundos; timeRG = 15 segundos. Para uma instância do semáforo S2 use (timeRY = 5 segundos; timeGR = 90 segundos; timeYR = 5 segundos; timeRG = 30 segundos. Considere que o sinal de clock tem período de 1 segundo. Realize a simulação dos semáforos S1 e S2, destacando as saídas com as cores correspondentes, conforme mostrado abaixo: Figura 7.10 - Simulação do controlador de semáforo no Modelsim Fonte: Elaborado pelo autor.

Unidade 8 - Testbench

Unidade 8 - Testbench 2 AULAS Aula XX (18 ago) Simulação de sistemas digitais com Modelsim e testbench em VHDL Tipos de simulação: 1) simulação funcional (usando o QSIM) com entrada gráfica e análise gráfica da saída - OK já visto desde CIL29003 2) simulação temporal (usando o QSIM) com entrada gráfica e análise gráfica da saída - OK já visto desde CIL29003 3) simulação funcional (usando o ModelSim) com entrada gráfica (gerado com comandos force) e análise gráfica da saída - OK já visto 4) simulação temporal (usando o ModelSim) com entrada gráfica (gerado com comandos force) e análise gráfica da saída - Não será visto 5) simulação funcional (usando o ModelSim) com entrada VHDL e análise gráfica da saída - Será visto nesta Unidade 6) simulação temporal (usando o ModelSim) com entrada VHDL e análise gráfica da saída - Será visto nesta Unidade 7) simulação funcional (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. 8) simulação temporal (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. Figura 8.1 - Tipos de Simulação Fonte: Figura 10.2 de . Para usar o ModelSim 10.1d na CLOUD-IFSC(191.36.8.33) abra um terminal e digite: /opt/altera/13.0sp1/modelsim_ae/bin/vsim ou vsim Para usar o ModelSim 10.1d nos Laboratórios do IFSC campus São José abra um terminal e digite: /opt/altera/13.0/quartus/modelsim_ae/linux/vsim Ver também Performing a Functional Simulation with the ModelSim-Altera Software, e Performing a Timing Simulation with the ModelSim-Altera Software. Para analisar a diferença das simulações iremos utilizar como base a simulação da maquina de venda de doces Ex 11.1 Simulação de sistemas digitais com Modelsim e testbench em script .do. Script tb.do para um testbench para Modelsim. ################################# ## FILE: tb.do ################################# vcom -93 -work work {../../vende_balas_FSM.vhd} vsim work.vende_balas_FSM add wave -position end -color gold sim:/vende_balas_FSM/rst add wave -position end -color gold sim:/vende_balas_FSM/clk add wave -position end -color blue sim:/vende_balas_FSM/e5c add wave -position end -color blue sim:/vende_balas_FSM/e10c add wave -position end -color blue sim:/vende_balas_FSM/e25c add wave -position end sim:/vende_balas_FSM/nx_state add wave -position end sim:/vende_balas_FSM/pr_state add wave -position end -color red sim:/vende_balas_FSM/bala add wave -position end -color red sim:/vende_balas_FSM/d5c add wave -position end -color red sim:/vende_balas_FSM/d10c configure wave -timelineunits sec WaveRestoreZoom {0 ps} {25sec} force -freeze sim:/vende_balas_FSM/rst 1 0, 0 0.1 sec force -freeze sim:/vende_balas_FSM/clk 0 0, 1 {0.5 sec} -r 1sec force -freeze sim:/vende_balas_FSM/e5c 0 0, 1 13sec, 0 14sec force -freeze sim:/vende_balas_FSM/e10c 0 0, 1 16sec, 0 17sec, 1 23sec, 0 24sec force -freeze sim:/vende_balas_FSM/e25c 0 0, 1 4sec, 0 5sec, 1 9sec, 0 10sec, 1 20sec, 0 21sec run 25 sec Resultado da simulação no Modelsim. Execute do tb.do Figura 8.2 - Simulação com arquivo .do da FSM - maquina de vender doces Fonte: Elaborado pelo autor. Simulação de sistemas digitais com Modelsim e testbench em VHDL DICA: Use o comando do Quartus II para gerar um template para o testbench. Selecione cada componente como TOP LEVEL e faça a ANÁLISE E SÍNTESE em seguida (Processing > Start > Start Test Bench Template Writer). Criação de sinais para Test Bench em VHDL Geração de sinal de clock -- DECLARAR constant tclk: time := 1 ns; signal clk : std_logic := '0'; -- CLOCK COM PERIODO DE 2*tclk (COM CÓDIGO CONCORRENTE) clk <= not clk after tclk; -- CLOCK COM PERIODO DE 2*tclk (COM CÓDIGO SEQUENCIAL) PROCESS BEGIN clk <= '1'; wait for tclk; clk <= '0'; wait for tclk; END PROCESS; Geração de sinal de reset -- DECLARAR constant treset: time := 100 ps; signal reset : std_logic; -- RESET COM DURAÇÃO DE treset (COM CÓDIGO CONCORRENTE) reset <= '1', '0' after treset; -- RESET COM DURAÇÃO DE treset (COM CÓDIGO SEQUENCIAL) PROCESS BEGIN reset <= '1'; wait for treset; reset <= '0'; wait; END PROCESS; Geração de uma sequencia binária -- DECLARAR constant t_a: time := 100 ps; constant Nbits: natural := 8; signal a : std_logic_vector(Nbits-1 downto 0); -- GERAÇÂO DO SINAL a = [0 1 2 3 4 ...] COM DURAÇÃO DE t_a em cada valor (COM CÓDIGO SEQUENCIAL) PROCESS BEGIN for i in 0 to 2**Nbits-1 loop a <= std_logic_vector(to_unsigned(i,Nbits)); wait for t_a; end loop; END PROCESS; Geração de uma sequencia pseudoaleatória -- DECLARAR constant t_a: time := 100 ps; constant Nbits: natural := 8; signal a : std_logic_vector(Nbits-1 downto 0) := (0 => '1', 3 => '1', others => '0'); -- GERAÇÂO DO SINAL a COM DURAÇÃO DE t_a em cada valor (COM CÓDIGO SEQUENCIAL) -- USANDO UM CONTADOR LFSR PROCESS BEGIN for i in 0 to 2**Nbits-1 loop a <= (a(0) xor a(2) xor a(3) xor a(4)) & a(Nbits-1 downto 1); -- para 8 bits wait for t_a; end loop; END PROCESS; Use o template gerado pelo Quartus e acrescente os estímulos indicados abaixo e realize a simulação usando agora o testbench em VHDL. -- constants constant tclk: time := 0.5 sec; constant treset: time := 100 ps; constant talto: time := 1 sec; -- RESET COM DURAO DE treset (COM CDIGO CONCORRENTE) sim_rst: rst <= '1', '0' after treset; -- CLOCK COM PERIODO DE 2*tclk (COM CDIGO SEQUENCIAL) sim_clk: PROCESS BEGIN clk <= '0'; wait for tclk; clk <= '1'; wait for tclk; END PROCESS; -- GERAAO DO ESTIMULO "e5c"(COM CDIGO SEQUENCIAL) sim_e5c: e5c <= '0', '1' after 13 sec, '0' after 14 sec; -- GERAAO DO ESTIMULO "e5c"(COM CDIGO SEQUENCIAL) sim_e10c: e10c <= '0', '1' after 16 sec, '0' after 17 sec, '1' after 23 sec, '0' after 24 sec; -- GERAAO DO ESTIMULO "e25c"(COM CDIGO SEQUENCIAL) -- sim_e25c: PROCESS -- BEGIN -- e25c <= '0'; -- wait for 4 sec; -- e25c <= '1'; -- wait for 1 sec; -- e25c <= '0'; -- END PROCESS; -- Os tempos neste caso sao os intervalos entre os eventos -- No exemplo acima o SIGNAL e25c inicia com '0', muda para '1' apos 4 segundos, -- e depois muda para '0' depois de mais 1 segundo -- em CDIGO SEQUENCIALo mesmo estimulo seria gerado com: -- sim_e25c: e25c <= '0', '1' after 4 sec, '0' after 5 sec; sim_e25c: PROCESS BEGIN e25c <= '0'; wait for 4 sec; e25c <= '1'; wait for talto; e25c <= '0'; wait for 3 sec; e25c <= '1'; wait for talto; e25c <= '0'; wait for 10 sec; e25c <= '1'; wait for talto; e25c <= '0'; wait for 5 sec; END PROCESS; Aula XX (19 ago) Testbench do tipo IV. Para exemplificar o uso de testbench que faz a verificação completa do resultado da simulação observe este exemplo gerado pelo Matlab/Simulink. hdlcoder_sfir_fixed_stream.zip

Projeto Final (PF)

• O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a 40%do peso no conceito final. São avaliados no projeto final os quesitos:

1) Sistema desenvolvido (projeto, simulação e realização, demonstração do hardware);

2) Relatório com a documentação completa do projeto;

APF - Projeto Final - Sistema de controle de veículos e passagem de pedestre (Entrega e prazos ver Moodle)

Cada equipe deverá desenvolver um sistema de controle de veículos e passagem de pedestre. Figura PF.1 - Sistema de controle de veículos e passagem de pedestre Fonte: Imagem cedida por Yan Lucas Martins e Guilherme José Salles Vieira. A descrição exata do funcionamento deve ser obtida com o cliente (professor) durante a entrevista de requisitos. Alguns detalhes gerais que todos os projetos devem ter O semáforo de passagem de pedestres é controlado por botões que os pedestres acionam do lado 1 ou 2 da passagem de pedestres para solicitar a travessia. Ao ser acionado o semáforo pode: 1) liberar a passagem do pedestre após um tempo mínimo (T_min_libera) se não houver veículos circulando nas vias. 2) ou aguardar até (T_espera), que deve ser configurável, caso haja veículos circulando em qualquer uma das vias. 3) As vias são de mão unica podendo ser de 1 até 3 vias paralelas. Os grupos focais das vias de veículos devem ser do tipo simples (GFSv), com lâmpadas verde amarelo e vermelho. A passagem de pedestre tem além dos botões em cada lado da passagem; 1) um sistema para iluminação noturna da passagem de pedestre, que liga apenas quando uma entrada de um foto sensor indica que já está escuro. 2) dois grupos focais progressivos (GFPp) com lâmpadas verdes e vermelhas e um display com dois dígitos para indicar o tempo restante no estado verde (contagem regressiva); 3) um sistema que emite sons indicativos para auxilio aos deficientes visuais. Deverá haver uma cadencia de som para indicar a espera, e outra para indicar que a travessia está liberada. Por sugestão dos engenheiros executores, pode ser implementado uma 3ª cadência para informar que o tempo de travessia está se esgotando. A iluminação da passagem de pedestre deve acender assim que um botão for acionado e apagar somente (T_pos_lux) depois de o GFPp passar de verde para vermelho. O tempo de passagem do pedestre (T_travessia) é configurável (default = 5s x Nvias). Se não houver acionamento do botão de solicitação de passagem do pedestre, as vias 1 e 2 devem permanecer sempre em verde. O sistema de controle do semáforo deverá ser descrito através de máquinas de estado finita (FSM). Para a FSM sugere-se utilizar GENERIC para definir os tempos tempos. O sistema de controle das FSM será baseado no valor de um timer de segundos externo a FSM (conforme mostrado em aula). O sistema será implementado no kit FPGA DE2-115 ou Mercúrio IV. Provavelmente irei disponibilizar mini semáforos para acionamento via GPIO. As chaves serão usadas as do kit ou chaves externas conectadas via GPIO. Use no mínimo uma para cada uma das seguintes funções. Sensor de Escuro|Claro. Botão do lado direito para Pedestre. Botão do lado esquerdo para Pedestre. 1 Sensor de veículo para cada via monitorada. Para sinalizar as saídas do sistema podem ser usados os leds disponíveis ou pinos da GPIO para acionar leds externos. Os sinais de relógio necessários deverão ser obtidos a partir do sinal de clock da placa de 50MHz. Durante as simulações esse circuito deverá ter seu valor alterado de modo a viabilizar a simulação. O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente; Escreva um relatório técnico contendo os resultados em no máximo 20 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit utilizado também deve ser feita. Ver inspirações adicionais para o projeto em Código de Trânsito Brasileiro - LEI Nº 9.503, DE 23 DE SETEMBRO DE 1997, Art 68 a 71 Cálculo da distância de parada de um veículo [10]. Exemplo de uma travessia de pedestre [11] Tipos de travessia de pedestre no Reino Unido [12] Metade das sinaleiras com aviso sonoro não funciona em Florianópolis Prazos das entregas do projeto 1 - (28/ago) Especificação do sistema a ser projetado com ilustração e descrição detalhada do funcionamento (visão do cliente) 2 - (07/set) Diagrama de estados das FSM a serem utilizadas. 3 - (11/set) Diagrama de blocos geral do sistema, indicando os sinais entre os blocos. 4 - Testes a serem feitos para a validação dos blocos do sistema e sistema completo. 5 - Teste de protótipo a ser realizado no kit. 6 - (22/set) Entrega final do projeto (arquivos do projeto .qar), e relatório final.

Referências para consulta

• Manual de Sinalização CONTRAN | Todos os Volumes

• Manual de Sinalização CONTRAN - Volume V: Sinalização Semafórica CONTRAN, 2014.

• RESOLUÇÃO Nº 704, DE 10 DE OUTUBRO DE 2017

Estabelece padrões e critérios para sinalização semafórica com sinal sonoro para travessia de pedestres com deficiência visual.

• Sons Semafóricos - Denatran, os links para os sinais sonoros na pagina estão quebrados, e por isso os arquivos foram gerados com Matlab e disponibilizados a seguir:

Sinal sonoro de localização

Sinal sonoro de início do tempo de travessia (silvo inicial do tempo de verde do foco do pedestre)

Sinal sonoro de travessia (tempo de verde do foco de pedestre)

Sinal sonoro de advertência de encerramento de travessia (tempo de vermelho intermitente do foco de pedestre)

Avaliações

Atividade Relâmpago (AR)

As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.

Atividade Extra-classe (AE)

As atividades extra-classe são atividades avaliativas tem o prazo e a entrega definidos no Moodle. A entrega tardia é aceita, mas é descontado 0,2 ponto por dia de atraso. Neste período de COVID-19, essas atividades além de contar como 10% do peso final da nota na disciplina, também serão usadas como contagem de presença na atividade EAD para os alunos que não podem assistir as aulas remotas.

• AE1 - Conversor de binário para BCD 000 a 999
• AE2 - Multiplicador/Divisor/Somador/Subtrator com sinal Tarefa
• AE3 - ALU modificadaTarefa
• AE4 - Implemente um circuito de incrementador Gray

Avaliação A1

• Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
• Data da avaliação (05/06/2020)
• Local: Online
• A prova será dividida em duas etapas.

1. Projeto de circuitos. Entre as 7h30 vai até 16h00, o aluno poderá consultar o professor usando o SLACK, e a entrega dos arquivos será pelo Moodle. No dia 12/06 os alunos farão a defesa dos projetos enviados por web conferencia.
2. Questionário teórico. Entre 16h00 e 17h00. (Google Forms)

Avaliação A2

• Conteúdo avaliado serão as unidades 5 a 8 (Cap 6 a 9)
• Data da avaliação (10/07/2020) - Local: Online.

Recuperação R12

• Esta avaliação somente será realizada se necessária, e deverá ser feita na última semana letiva do semestre
• Conteúdo avaliado será as unidades 2 a 8
• Data da avaliação (XX/XX/2020) - Local: LabSiDi.

As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

Estudos livres sem entrega de documentação (EL)

• Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.

EL1 - Resolução dos exercícios do Cap 2
Resolva os exercícios do capítulo 2 (1, 2, 3) pag. 28 a 30

EL2 - Resolução dos exercícios do Cap 3
Resolva os exercícios do capítulo 3 (1, 2, 9, 11, 12, 13, 14-17, 18-20, 22, 23-30) pag. 81 a 89

EL3 - Resolução dos exercícios do Cap 4
Resolva os exercícios do capítulo 4 (4-8, 9, 10-11, 13, 15-16, 17 ) pag. 115 a 120

EL4 - Resolução dos exercícios do Cap 5
Resolva os exercícios do capítulo 5 (1, 2, 3, 4, 6, 7, 8-9, 10-11, 14-16, 17-18, 19 ) pag. 144 a 150

EL6 - Resolução dos exercícios do Cap 6
Resolva os exercícios do capítulo 6 (1, 2, 3-4, 5, 6-7, 9*, 10-11, 12*, 13*, 14, 15*) pag. 172 a 176.

EL7 - Resolução dos exercícios do Cap 7
Resolva os exercícios da capítulo 7 (1, 3-5, 7-10, 12-13) pag. 193-197.

EL8 - Resolução dos exercícios do Cap 8
Resolva os exercícios da capítulo 8 (1-7, 9*) pag. 219 a 220.

EL9 - Resolução dos exercícios do Cap 9
Resolva os exercícios da capítulo 9 (1-4, 6-9) pag. 238 a 239.

Referências Bibliográficas:

Curso de Engenharia de Telecomunicações