DLP29006-Engtelecom(2019-1) - Prof. Marcos Moecke

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

Registro on-line das aulas

Unidade 1 - Introdução a disciplina

Unidade 1 - Introdução a disciplina 2 AULAS Aula 1 (11 fev) Apresentação da disciplina Auto inscrição na Plataforma Moodle de DLP29006 (eng2019) Introdução aos dispositivos lógicos programáveis: Conceito, tipos de PLDs SPLD: PAL, PLA e GAL CPLDs Exemplos de PLDs Figura 1.1 - Macrobloco do PLD EP300 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html Figura 1.2 - Macrocélula dos PLDs Clássicos EP600, EP900, EP1800 da ALTERA (1999) FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf Figura 1.3 - Architetura do PLD EP1800 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf Figura 1.5 - Pinagem e tipos de encapsulamento do PLD EP1800 da ALTERA FONTE: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/ds/archives/classic.pdf FONTE: Figura 1.6 - Architetura do CPLD MAX 5000 da ALTERA FONTE: https://www.altera.com/solutions/technology/system-design/articles/_2013/in-the-beginning.html Preços ALTERA, ARROW,Digikey Fabricantes de DLPs/FPGAs e familias de DLPs atuais. ALTERA - Stratix, Arria, Cyclone, Max Xilinx - Virtex, Kintex, Artix, Zynq (SoC) Microsemi - Igloo Lattice - ECP, iCE, Mach Aula 2 (15 fev) Acesso a nova nuvem do IFSC Arquitetura de FPGAs (Xilinx e Altera): CLB, LAB, RAM, DSP, Clock, PLL, I/O Vizualização no Chip Planner de um projeto. (importante todos alunos terem Acesso ao IFSC-CLOUD (NUVEM) Siga o procedimento descrito em: Conhecendo os dispositivos lógicos programáveis Ler pag. 413 a 431 de ou pag. 495 a 501 de de . Leituras complementares para a unidade Historia, processo de produção dos chips. A Brief History of the Fabless Semiconductor Industry Taiwan Semiconductor Manufacturing Corporation (TSMC), GLOBALFOUNDRIES Fabless: The Transformation of the Semiconductor Industry, 2014 - Download free 14nm FinFET Technology, Funcionamento do FinFET, Produção do FinFET, [1], Apple's 'A12' chip reportedly in production using 7nm process from TSMC GLOBALFOUNDRIES Sand to Silicon, How Microchips are made - Processo de fabricação de um chip Foundries, [2] http://www.dcc.ufrj.br/~gabriel/circlog/DispLogPro.pdf https://edisciplinas.usp.br/pluginfile.php/530826/mod_resource/content/1/DISPOSITIVOS%20L%C3%93GICOS%20PROGRAM%C3%81VEIS_2014.pdf Curiosidades do mundo digital The Silicon Engine Timeline

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS

Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS 3 AULAS Aula 3 (15 fev) Introdução ao VHDL e ambiente EDA - QUARTUS Estrutura do código VHDL Declaração das bibliotecas e pacotes LIBRARY / PACKAGE library library_name; use library_name.package)name.all; ENTITY entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name]; ARCHITECTURE architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name]; Exemplo - Declaração de uma porta NAND em VHDL library std; use std.standard.all; entity nand_gate is port (a, b: in bit; x: out bit); end entity; architecture nome_arch of nand_gate is begin x <= a nand b; end architecture; Exemplo 2.2 (VHDL) - programação de um flip-flop -- Declaração das bibliotecas e pacotes LIBRARY ieee; USE ieee.std_logic_1164.all; -- Especificação de todas as entradas e saídas do circuito ENTITY flip_flop IS PORT (d, clk, rst: IN STD_LOGIC; q: OUT STD_LOGIC); END; -- Descrição de como o circuito deve funcionar ARCHITECTURE flip_flop OF flip_flop IS BEGIN PROCESS (clk, rst) BEGIN IF (rst='1') THEN q <= '0'; ELSIF (clk'EVENT AND clk='1') THEN q <= d; END IF; END PROCESS; END; Após a criação do projeto em VHDL utilizando a descrição de hardware acima, compile o código VHDL. Use o RTL Viewer para ver a descrição RTL do circuito. Figura 2.2 - Código RTL do Exemplo 2.2 Use o Technology Map Viewer para ver a como o circuito foi mapeado para os elementos lógicos disponíveis no dispositivo FPGA selecionado (EP1C3T100A8) Figura 2.3 - Technology Map do Exemplo 2.2 Abra o Chip Planner e observe no Node Properties como esse circuito é conectado dentro do dispositivo FPGA selecionado Figura 2.4 - Chip Planner do Exemplo 2.2 Aula 4 (18 fev) Uso de alguns sites auxiliares para a programação em VHDL: Preparando para gravar o circuito lógico no FPGA Palavras reservadas do VHDL VHDL Beautifier, Formatter - para formatar automaticamente um código VHDL. Tutorial do QSIM - Introduction to Simulation of VHDL Designs da ALTERA. Exemplo de um contador em VHDL. COUNTER na página de VHDL da Wikipedia. Objetivos: Copiar e colar o código no Quartus; diferença entre analise e síntese e compilação; observar o RTL (usar UNGROUP); simulação funcional e simulação temporal; observar os atrasos de propagação na simulação temporal. Uso das bibliotecas no VHDL. Library std O Package standard: é parte do VHDL desde a primeira versão (1987). Ela contem definição de tipos de dados (BIT, INTEGER, BOOLEAN, CHARACTER, etc.) e seus operadores logicos, aritméticos, de comparação e shift. O Package textio fornece os recurso para o tratamento de textos e arquivos, que podem ser utilizados na simulação. Como declarar e usar os pacotes da biblioteca std. Note que esses pacotes são implicitamente carregados não precisando ser declarados. Ambos pacotes foram expandidos no VHDL 2008. -- NAO É NECESSARIO DECLARAR library std; use std.standard.all; use std.textio.all; Onde estão os arquivos dessa biblioteca na versão Quartus II instalada nos computadores do IFSC e na IFSC_CLOUD? ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std Library ieee O Package std_logic_1164 define os tipos de dados STD_ULOGIC e STD_LOGIC. O Package numeric_std define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo STD_LOGIC como base. O Package numeric_bit define os tipos de dados SIGNED e UNSIGNED e seus operadores considerando o tipo BIT como base. O Package numeric_std_unsigned introduz operadores sobre o tipo STD_LOGIC_VECTOR, considerando os como números sem sinal. O Package numeric_bit_unsigned introduz operadores sobre o tipo BIT_VECTOR, considerando os como números sem sinal. O Package fixed_pkg (e pacotes associados) definem os tipos de ponto fixo unsigned (UFIXED) e signed (SFIXED) e seus operadores. O Package float_pkg (e pacotes associados) definem o tipo de ponto flutuante (FLOAT) e seus operadores. Pacotes não padronizados (NÃO UTILIZAR) O Package std_logic_arith define os tipos de dados SIGNED e UNSIGNED e seus operadores. Deve ser sempre substituído por pelo pacote padrão equivalente numeric_std. (disponível da Mentor e Synopsys) O Package std_logic_unsigned é semelhante ao numeric_std_unsigned. (disponível da Synopsys) O Package std_logic_signed é semelhante ao acima operando sobre números com sinal. (disponível da Synopsys) Como declarar e usar os pacotes da biblioteca ieee. library ieee; -- UTILIZAR ESTES PACOTES use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- NAO UTILIZAR ESTES PACOTES use ieee.std_logic_arith.all; use ieee.std_logic_signed.all; use ieee.std_logic_unsigned.all; Onde estão os arquivos dessa biblioteca na versão Quartus II versão 13.0sp1 instalada nos computadores do IFSC e na IFSC_CLOUD? Os pacotes padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee Os pacotes não padrão: ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys) Os arquivos dessa biblioteca do padrão (versão 2008) estão apenas disponíveis a partir do Quartus II versão 16.0 instalado na IFSC_CLOUD? ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008 Aula 5 (22 fev) Introdução ao VHDL e ambienta EDA - QUARTUS Estrutura do código VHDL Modifique o circuito do flip-flop para que ele passe a ter 4 flip-flops, e realize as simulações funcional e temporal do circuito. Figura 2.5 - RTL 4 FF Figura 2.6 - Simulação Funcional de 4 FF 100ns Figura 2.7 - Simulação Temporal de 4 FF 100ns Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possivel verificar se o circuito atende as restrições de tempo. Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequencia do clock esperada através da seguinte linha: create_clock -name CLK50MHz -period 50MHz [get_ports {*}] Aula 6 (25 fev) Exemplo 2.3 (VHDL e QSIM) - programação de um circuito somador com registrador Realizar as simulações funcional e temporal do circuito Observar o "Technology Map" e o "RTL" do circuito LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY registered_comp_add IS PORT (clk: IN STD_LOGIC; a, b: IN INTEGER RANGE 0 TO 7; reg_comp: OUT STD_LOGIC; reg_sum: OUT INTEGER RANGE 0 TO 15); END; ARCHITECTURE circuit OF registered_comp_add IS SIGNAL comp: STD_LOGIC; SIGNAL sum: INTEGER RANGE 0 TO 15; BEGIN comp <= '1' WHEN a>b ELSE '0'; sum <= a + b; PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN reg_comp <= comp; reg_sum <= sum; END IF; END PROCESS; END; Acrescente saídas para o sinal sum e para o sinal comp, de modo a poder observar estes sinais no simulador QSIM e realize novas simulações funcional e temporal. Figura 2.8 - Código RTL do Exemplo 2.3 Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possivel verificar se o circuito atende as restrições de tempo. Para definir as restrições de tempo do clock por exemplo, pode ser adicionado um arquivo .sdc ao projeto definindo a frequencia do clock esperada através da seguinte linha: create_clock -name CLK50MHz -period 50MHz [get_ports {*}] ver Tutorial do QSIM - Introduction to Simulation of VHDL Designs da ALTERA. Ver pag. 3 a 24 de

Unidade 3 - Tipos de Dados e Operadores em VHDL

Unidade 3 - Tipos de Dados e Operadores em VHDL 7 AULAS Aula 7 (28 fev) Comentários no código (duplo traço --) -- Isso eh uma linha de comentario y <= a * b ; --o sinal y recebe o resultado da multiplicacao a x b Representação de números e caracteres em VHDL. Caracteres caracter: 'A' 'x' '#' (com aspas simples) string de caracteres: "IFSC" "teste" "teste123" Números em geral bit único: '0' '1' 'Z' (com aspas simples) vetor de bits: "0110" "101001Z" (com aspas duplas) vetor de 1 bit: "0" "1" (com aspas duplas) inteiros: 5 1101 1102 (sem aspas) Números binários: 0 -> '0' 7 -> "0111" ou b"0111" ou B"0111" 1023 -> "001111111111" ou b"1111111111" ou B"1111111111" Números octais: 44 -> 5*8^1 + 4*8^0 -> O"54" ou o"54" 1023 -> 1*8^3 + 7*8^2 + 7*8^1 + 7*8^0 -> o"1777" 8#1777# Números Hexadecimais: 1023 -> 3*16^2 + 15*16^1 + 15*16^0 = X"3FF" ou x"3FF" 16#3FF# Números decimais: 1023 -> 1023 ou 1_023 1000 -> 1000 ou 1_000 ou 1E3 Números em outras bases (de 2 a 16) 5#320# (3*5^2 + 2*5^1 + 0*5^0) -> 85 3#201#E4 (2*3^2+0*3^1+1*3^0)*3^4 -> 1539 Tipos de Dados em VHDL. Objetos de VHDL: CONSTANT, SIGNAL, VARIABLE, FILE. Palavra chave OTHERS Ver pag. 31 a 35 de Bibliotecas padrão IEEE (Std logic 1164.vhd, Numeric std.vhd). ATENÇÃO!!! Não use as bibliotecas que não são padrão (std_logic_arith, std_logic_unsigned, std_logic_signed) Ler e guardar a página sobre Aritmética com vetores em VDHL Classificação dos tipos de dados. Tipos de dados: BIT, BIT_VECTOR, BOOLEAN, INTEGER, NATURAL, POSITIVE, CHARACTER, STRING, STD_(U)LOGIG, STD_(U)LOGIG_VECTOR package standard is type boolean is (false,true); type bit is ('0', '1'); type severity_level is (note, warning, error, failure); type integer is range -2147483647 to 2147483647; type real is range -1.0E308 to 1.0E308; type time is range -2147483648 to 2147483647 units fs; ps = 1000 fs; ns = 1000 ps; us = 1000 ns; ms = 1000 us; sec = 1000 ms; min = 60 sec; hr = 60 min; end units; subtype natural is integer range 0 to integer'high; subtype positive is integer range 1 to integer'high; type string is array (positive range <>) of character; type bit_vector is array (natural range <>) of bit; PACKAGE std_logic_1164 IS TYPE std_ulogic IS ( 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' -- Don't care ); TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic; SUBTYPE std_logic IS resolved std_ulogic; TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic; Resumo dos Tipos predefinidos. Tipo de Dado Package Library Valores Observações BOOLEAN standard std TRUE e FALSE sintetizável BIT standard std valores '0', '1' sintetizável INTEGER standard std números inteiros de 32 bits [de -2^31 até + (2^31 - 1)] sintetizável NATURAL standard std números inteiros não negativos [de 0 até + (2^31 - 1)] sintetizável POSITIVE standard std números inteiros positivos [de 1 até + (2^31 - 1)] sintetizável BOOLEAN_VECTOR standard (2008) std vetor de BOOLEAN sintetizável BIT_VECTOR standard std vetor de BIT sintetizável INTEGER_VECTOR standard std vetor de INTEGER sintetizável REAL standard std números reais [de -1.0E-38 até + 1.0E-38] simulação CHARACTER standard std caracteres ASCII STRING standard std vetor de CHARACTER STD_LOGIC std_logic_1164 ieee valores 'U', 'X', '0', '1', 'Z', 'W', 'L', 'H', '-' sintetizável STD_LOGIC_VECTOR std_logic_1164 ieee vetor de STD_LOGIC sintetizável SIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_std ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sintetizável SIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas com sinal sintetizável UNSIGNED numeric_bit ieee BIT_VECTOR que aceitam operações aritméticas sintetizável SIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas com sinal sintetizável (não é padrão) UNSIGNED std_logic_arith ieee STD_LOGIC_VECTOR que aceitam operações aritméticas sintetizável (não é padrão) UFIXED fixed_pkg + (2008) ieee números de ponto fixo sem sinal sintetizável SFIXED fixed_pkg + (2008) ieee números de ponto fixo com sinal sintetizável FLOAT float_pkg + (2008) ieee Números de ponto flutuante sintetizável Tipos de dados predefinidos: FIXED e FLOAT (apenas conhecer) Ver pag. 39 a 54 de Aula 8 (1 mar) Tipos de Dados em VHDL (continuação) Exemplo 3.1 Buffer Tri-state Buffer tri_state library ieee; use ieee.std_logic_1164.all; entity tri_state is generic (N: NATURAL := 1); port ( input : in std_logic_vector(N-1 downto 0); ena : in std_logic; output : out std_logic_vector(N-1 downto 0); ); end entity; architecture tri_state of tri_state is begin output <= input when ena = '1' else "Z"; end architecture; Importante: O terceiro estado 'Z' só pode ser usado em saídas, e a sua realização nos FPGAs só ocorre nos nós de I/O. Exemplo 3.2 Circuito com Saida "don't care" Saída don't care library ieee; use ieee.std_logic_1164.all; entity Ex3_2 is port ( x : in STD_LOGIC_VECTOR(1 downto 0); y : out STD_LOGIC_VECTOR(1 downto 0) ); end entity; architecture un3 of Ex3_2 is begin y <= "00" when x = "00" else "01" when x = "10" else "10" when x = "01" else "--"; end architecture; Tipos de dados: SIGNED e UNSIGNED Exemplo 3.3 Multiplicador de 4x4 bits (UN)SIGNED e INTEGER Código Multiplicador --LIBRARY ieee; --USE ieee.numeric_std.all; ENTITY multiplicador4x4 IS -- multiplicador usando UNSIGNED -- PORT (a, b: IN UNSIGNED(3 DOWNTO 0); -- min(a) = 0; max(a) = 15 <- 4 bits -- y: OUT UNSIGNED(7 DOWNTO 0)); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando SIGNED -- PORT (a, b: IN SIGNED(3 DOWNTO 0); -- min(a) = -8; max(a) = 7 <- 4 bits -- y: OUT SIGNED(7 DOWNTO 0)); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits -- multiplicador usando INTEGER (positivos) -- PORT (a, b: IN INTEGER RANGE 0 TO 15; -- min(a) = 0; max(a) = 15 -> 4 bits -- y: OUT INTEGER RANGE 0 TO 225); -- min(a*b) = 0, max(a*b) = 225 -> 8 bits -- multiplicador usando INTEGER (positivos e negativos) -- PORT (a, b: IN INTEGER RANGE -8 TO 7; -- min(a) = -8; max(a) = 7 -> 4 bits -- y: OUT INTEGER RANGE -56 TO 64); -- min(a*b) = -56, max(a*b) = 64 -> 8 bits END ENTITY; ARCHITECTURE v1 OF multiplicador4x4 IS BEGIN y <= a * b; END ARCHITECTURE; Observar o número de elementos lógicos, bits usados para representar as entradas e saídas. Observar o código RTL obtido. Realizar a simulação com entradas UNSIGNED e INTEGER na faixa de valores de 0 até 15, e analisar se o valor da saída está correto. Realizar a simulação com entradas SIGNED e INTEGER na faixa de valores de -8 até 7, e analisar se o valor da saída está correto. Aula 9 e 10 (8 e 11 mar) Tipos definidos pelo usuário: Escalares (Inteiros e Enumerados) Tipos de Array 1D x 1D, 2D , 1D x 1D x 1D, 3D Exemplos Ex 3.5, Ex 3.6 e Ex 3.7 RECORD e SUBTYPE Uso de ARRAYs em portas Declaração do TYPE em PACKAGE Exemplo 3.8: Multiplexador com porta 1D x 1D.:: Ver pag. 60 a 73 de Desafio - Fazer um circuito que detecte se existe alguma vaga vazia em um lote de 5 vagas. Cada entrada x(n) está alta '1' se a vaga está vazia. A saída y estará alta '1' sempre que houver uma ou mais vagas vazias. Importante: O don't care não funciona como se espera para uma entrada, por isso, use don't care apenas para saídas. x = "1----" -- não funciona em VHDL Se quiser mesmo usar don't care em entradas use a função std_match do pacote numeric_std std_match(x, "1----") -- funciona em VHDL Faça a simulação do circuito para ver se está funcionando, Aula 11 (14 mar) Qualificação de tipos, conversão de tipos (automática, casting e funções de conversão). Resumo das funções de conversão de tipos (Tabela 3.10) e ver Aritmética com vetores em VDHL Exercicio: Multiplicador/Divisor/Somador/Subtrator com sinal e sem sinal (entradas do tipo STD_LOGIC VECTOR) LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; ENTITY operadores IS PORT ( a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); mult: OUT STD_LOGIC_VECTOR(? DOWNTO 0); div: OUT STD_LOGIC_VECTOR(? DOWNTO 0); sum: OUT STD_LOGIC_VECTOR(? DOWNTO 0); sub: OUT STD_LOGIC_VECTOR(? DOWNTO 0); ); END ENTITY; ARCHITECTURE type_conv_arch OF operadores IS BEGIN -- Inserir o código e definir o tamanho das saidas. END ARCHITECTURE; Ver função resize Ver pag. 73 a 78 de Aula 12 (22 mar) OBS: uso da função resize(object,size) --============================================================================ -- RESIZE Functions --============================================================================ -- Id: R.1 function RESIZE (ARG: SIGNED; NEW_SIZE: NATURAL) return SIGNED; -- Result subtype: SIGNED(NEW_SIZE-1 downto 0) -- Result: Resizes the SIGNED vector ARG to the specified size. -- To create a larger vector, the new [leftmost] bit positions -- are filled with the sign bit (ARG'LEFT). When truncating, -- the sign bit is retained along with the rightmost part. -- Id: R.2 function RESIZE (ARG: UNSIGNED; NEW_SIZE: NATURAL) return UNSIGNED; -- Result subtype: UNSIGNED(NEW_SIZE-1 downto 0) -- Result: Resizes the SIGNED vector ARG to the specified size. -- To create a larger vector, the new [leftmost] bit positions -- are filled with '0'. When truncating, the leftmost bits -- are dropped. Operadores em VHDL. Operadores predefinidos: Atribuição, Lógicos, Aritméticos, Comparação, Deslocamento, Concatenação, "Matching". Sobrecarga de operadores Conversor de Binário para BCD Considere um número decimal entre 000 e 999. Usando operadores predefinidos, obtenha na saída os dígitos decimais separados. Escreva o código VHDL e analise o número de elementos lógicos necessários. Faça a simulação funcional do circuito. Fig. 20 - Simulação da conversão de binário para BCD Compare sua implementação com os outros estudantes e analise as diferenças, observe o código RTL, o número de elementos lógicos e também o tempo de propagação. Para separar os dígitos decimais do número de entrada pense nos operadores de "+", "-", "*", "/", "REM" e "MOD", shift. Para facilitar os testes e a troca de informações entre as equipes, a ENTITY deverá ter o seguinte formato: entity bin2bcd is port ( X_bin : in std_logic_vector(9 downto 0); -- 000 a 999 C_bcd : out std_logic_vector(3 downto 0); -- Centena D_bcd : out std_logic_vector(3 downto 0); -- Dezena U_bcd : out std_logic_vector(3 downto 0)); -- Unidade end entity; architecture example of bin2bcd is --declaração de sinais auxiliares begin --descrição do hardware end architecture; Note que com X_bin 10 bits é possível representar números sem sinal entre 0 e $2^{10}-1$. No entanto, os testes devem ser limitados a números entre 000 e 999, pois não há especificação para valores maiores que 999. Existe um algoritmo Double Dabble que possibilita fazer essa conversão com menos hardware. Para ver os máximo atraso de propagação entre a entrada e saída. Dica para converter de INTEGER para STD_LOGIC_VECTOR de 4 bits. M_bcd <= std_logic_vector(to_unsigned(M,4)); Ver pag. 91 a 108 de Ver: Medição de tempos de propagação em circuitos combinacionais Aula 14 e 15 (25 e 28 mar) Atributos em VHDL. Atributos predefinidos: tipo escalar e enumerados; tipo array; de sinal; Atributos de síntese: Em VHDL existem diversos atributos de sintese que controlam a forma como o processo de "Analysis & Synthesis" é realizado pelo Quartus II. Uma listagem completa pode ser encontrada em: VHDL Synthesis Attributes and Directives - Quartus Prime Pro Edition Help version 18.1 ATTRIBUTE enum_encoding [3] type fruit is (apple, orange, pear, mango); attribute enum_encoding : string; attribute enum_encoding of fruit : type is "11 01 10 00"; ATTRIBUTE chip_pin [4] entity foo is port (sel : in std_logic; data : in std_logic_vector(3 downto 0); o : out std_logic); end foo; architecture rtl of foo is attribute chip_pin : string; attribute chip_pin of sel : signal is "C4"; attribute chip_pin of data : signal is "D1, D2, D3, D4"; begin -- Specify additional code end architecture; O uso desse atributo sobrepõe a atribuição dos pinos através da IDE do Quartus II, e por isso não é recomendável. O atributo de síntese chip_pin pode ser usado apenas em portas da entidade "top-level" do projeto. . ATTRIBUTE keep [5] signal a,b,c : std_logic; attribute keep: boolean; attribute keep of a,b,c: signal is true; Exemplo 4.4: Delay line (Síntese e Simulação temporal sem o com o atributo keep) Exemplo 5.8 Gerador de Pulsos estreitos ATTRIBUTE preserve [6], [7]. signal a,b,c : std_logic; attribute preserve: boolean; attribute preserve of a,b,c: signal is true; ATTRIBUTE noprune[8]. signal reg1: std_logic; attribute noprune: boolean; attribute noprune of reg1: signal is true; Exemplo 4.5: Registros redundantes (Síntese sem e com os atributos keep, preserve e noprune) ENTITY redundant_registers IS PORT ( clk, x: IN BIT; y: OUT BIT); END ENTITY; ARCHITECTURE arch OF redundant_registers IS SIGNAL a, b, c: BIT; -- NORMAL -- 1 LE --ATTRIBUTE preserve: BOOLEAN; --ATTRIBUTE preserve OF a, b, c: SIGNAL IS TRUE; -- 2 LE --ATTRIBUTE noprune: BOOLEAN; --ATTRIBUTE noprune OF a, b, c: SIGNAL IS TRUE; --3 LE --ATTRIBUTE keep: BOOLEAN; --ATTRIBUTE keep of a,b,c: SIGNAL IS TRUE; BEGIN PROCESS (clk) BEGIN IF (clk'EVENT AND clk='1') THEN a <= x; b <= x; c <= x; END IF; END PROCESS; y <= a AND b; END ARCHITECTURE; Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o Technology Map dos circuitos gerados e verifique a localização dos FFs no Chip Planner. Fig 12. Technology Map do Circuito sem Attribute Fig 13. Technology Map do Circuito com Attribute Preserve (or Keep) Fig 14. Technology Map do Circuito com Attribute Noprune :: Ver pag. 91 a 111 de Atributos definidos pelo usuário; attribute attribute_name: attribute_type; attribute attribute_name of entity_tag [signature]: entity_class is value; Exemplo: Aula 16 (29 mar) Uso da instrução ALIAS. Exemplo de uso de alias no pacote numeric_std.vhd function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is constant L_LEFT: INTEGER := L'LENGTH-1; alias XL: UNSIGNED(L_LEFT downto 0) is L; alias XR: UNSIGNED(L_LEFT downto 0) is R; variable RESULT: UNSIGNED(L_LEFT downto 0); variable CBIT: STD_LOGIC := C; begin for I in 0 to L_LEFT loop RESULT(I) := CBIT xor XL(I) xor XR(I); CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I)); end loop; return RESULT; end ADD_UNSIGNED; NOTA: No exemplo acima, a CONSTANT L_LEFT recebe o tamanho do parâmetro (L), que pode ser qualquer. Esse tamanho é utilizado para criar dois ALIAS para os parâmetros L e R, utilizando uma indexação (L_LEFT DOWNTO 0). Com isso é possível dentro do FOR-LOOP criar os circuitos que realizam as operações lógicas que realizam a operação de soma.

Unidade 4 - Código Concorrente

Unidade 4 - Código Concorrente 4 AULAS Aula 16 - (1 abr) Código Concorrente. Uso de Operadores instrução WHEN-ELSE (WHEN) <optional_label>: <target> <= <value> when <condition> else <value> when <condition> else <value> when <condition> else ... <value>; Importante: O último ELSE deve cobrir todos os demais valores para evitar a criação de LATCHES. No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Conditional Signal Assignment] instrução WITH-SELECT-WHEN (SELECT) <optional_label>: with <expression> select <target> <= <value> when <choices>, <value> when <choices>, <value> when <choices>, ... <value> when others; Importante: O valor deve cobrir todas as demais possibilidades usando WHEN OTHERS para evitar a criação de LATCHES. No QuartusII existe um template pronto para ser utilizado em: [Edit > Insert Template > Language templates = VHDL (+) > Constructs (+) > Concurrent Statemens (+) > Selected Signal Assignment]. Mas ATENÇÃO, faltam as virgulas após cada escolha. Exemplo 5.1 + 5.2 mux: com 3 tipos de arquiteturas (com portas, com WHEN-ELSE, com WITH-SELECT) Verifique os três circuitos considerando as entradas x0 a x3 e a saída y com apenas um elemento. Modifique os circuitos para que tenham as entradas x0 a x3 e a saída y com 4 elementos. No caso do uso de WHEN-ELSE e WITH-SELECT é só alterar o tamanho dos vetores STD_LOGIC_VECTOR. Qual é a solução para a descrição com portas? Para selecionar uma entre várias arquiteturas para a mesma ENTITY use a CONFIGURATION. CONFIGURATION which_mux OF mux IS FOR Operator_only END FOR; -- FOR with_WHEN END FOR; -- FOR with_SELECT END FOR; END CONFIGURATION; Ver pag. 121 a 127 de Aula 17 (1 abr) PROVA de 30 minutos. Uso da instrução FOR-GENERATE label: FOR identificador IN faixa GENERATE [Parte_Declarativa BEGIN] Instruções_concorrentes ... END GENERATE [label]; Exercício - Dado o somador para 4 entradas a(0) até a(3), use o FOR-GENERATE para torná-lo um somador para N entradas. --------------------- -- FILE my_pkg.vhd -- --------------------- library ieee; use ieee.std_logic_1164.all; package my_pkg is type a_slv is array(natural range <>) of std_logic_vector (3 downto 0); end package; --------------------------- -- FILE vector_adder.vhd -- --------------------------- library ieee work; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.my_pkg.all; entity vector_adder is generic (N : natural := 4); port ( a : in a_slv (0 to N-1); soma : out std_logic_vector (3 downto 0)); end entity; -- Versão que realiza a soma diretamente, mas que precisa modificar o código de acordo com o número de entradas. architecture ifsc_v1 of vector_adder is signal soma_sig : signed(3 downto 0); begin -- soma_sig <= signed(a(0)) + signed(a(1)) -- soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) + signed(a(3)); soma <= std_logic_vector(soma_sig); end architecture; -- Versão que realiza a soma usando um FOR GENERATE architecture ifsc_v2 of vector_adder is begin end architecture; --------------------------- -- FILE vector_adder.vhd -- --------------------------- configuration ifsc_cfg of vector_adder is -- for ifsc_v1 end for; for ifsc_v2 end for; end configuration; Ver pag. 127 a 134 de Aula 18 (05 abr) Exemplo 5.3 - Unidade de Lógica e Aritmética (ALU). Fazer as seguintes alterações do código da ALU: Inclusão de um sinal que indica "erro" quando ocorre overflow/underflow nas operações de soma, incremento ou decremento. Inclusão de um circuito que satura o sinal no máximo positivo ou negativo nas situações de erro. Teste da ALU usando simulação funcional. Aula 19 (08 abr) Código Concorrente. Exemplo 5.4 - Decodificador genérico de endereços. Aula 20 (10 abr) Implementação de conversor Binário para Gray entity bin2gray is generic (N : natural := 4 ) port ( b : in std_logic_vector(____) g : out std_logic_vector(____) ) end entity architecture ifsc of ____ is begin end architecture Implementação de conversor Gray para Binário entity gray2bin is generic (N : natural := 4 ) port ( g : in std_logic_vector(____) b : out std_logic_vector(____) ) end entity architecture ifsc of ____ is begin end architecture Implementação de incrementador Gray simulação funcional e temporal dos circuitos medição dos tempos de propagação. ver detalhes Código Gray Aula 21 - (11 abr) Código Concorrente. Desenvolveram a atividade AR2 - Estacionamento com FOR-GENERATE Aula 22 (12 abr) Código Concorrente. Implementação de circuitos aritméticos com operadores. Para o uso dos operadores o mais adequado é utilizar o padrão industrial STD_LOGIC_VECTOR. Internamente os valores das portas devem ser convertidos ou para valores INTEGER ou para UNSIGNED/SIGNED. para tal é necessário utilizar a biblioteca numeric_std. Também é fundamental considerar a faixa de valores coberta por $N$ bits. Para tipos UNSIGNED a faixa é de $0$ até $2^{N}-1$, enquanto que para SIGNED a faixa é de $-2^{N-1}$ até $2^{N-1}-1$. Assim com 3 bits é possível representar valores entre -4 até 3 com um tipo SIGNED e 0 até 7 com um tipo UNSIGNED. Para uso adequado dos operadores também é necessário considerar o tamanho (número de bits) requerido para o resultado em função do tamanho dos operandos. Ver a declaração das funções "+", "-", "*" e "/" no PACKAGE Numeric std.vhd function "+" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). -- Result: Adds two UNSIGNED vectors that may be of different lengths. function "-" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0). -- Result: Subtracts two UNSIGNED vectors that may be of different lengths. function "*" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED((L'LENGTH+R'LENGTH-1) downto 0). -- Result: Performs the multiplication operation on two UNSIGNED vectors -- that may possibly be of different lengths. function "/" (L, R: UNSIGNED) return UNSIGNED; -- Result subtype: UNSIGNED(L'LENGTH-1 downto 0) -- Result: Divides an UNSIGNED vector, L, by another UNSIGNED vector, R. -- NOTE: If second argument is zero for "/" operator, a severity level of ERROR is issued. Para operações de "+" ou "-": O tamanho do resultado é igual ao tamanho do maior operando. Exemplo: r[7..0] = a[7..0] + b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8 bits. Para a operações "*": O tamanho do resultado é igual a soma do tamanho dos dois operandos. Exemplo: r[12..0] = a[7..0] * b[4..0]; a -> 8 bits; b -> 5 bits então r -> 8+5 = 13 bits. Para "/": O tamanho do resultado é igual ao tamanho do numerador. Exemplo: r[5..0] = a[5..0] / b[8..0]; a -> 6 bits; b -> 9 bits então r -> 6 bits. No caso da operações de "*" e "/" não ocorre overflow, no entanto no caso da "+" e "-", o overflow/underflow pode ocorrer e precisa ser tratado. Isso pode ser feito acrescentando um bit adicional a saída para conter o overflow ou então sinalizar a sua ocorrência com um bit na saída do circuito. Note que no caso em que ocorrem sucessivas somas, é impraticável ficar aumentando o número de bits para evitar o overflow, de modo que a sinalização do overflow ou uso de escalas, ou representação em ponto fixo ou ponto flutuante podem ser as soluções a serem adotadas. No caso das operações de "+" e "-" também pode ser necessário tratar os sinais de carry in e carry out, que permitem ampliar o tamanho de um somador realizando a sua conexão em cascata, ao mesmo tempo que tratam o overflow. Exemplo 5.7 - Somador/Subtrator Recomendado. Implementar o circuito com 4 bits na entrada e 5 bits na saída (com signed e unsigned) Implementar o circuito com 4 bits na entrada e 4 bits na saída, e uma saída de cout para soma e para subtração Implementar um circuito multiplicador com 4 bits na entrada e 7 bits na saída. em todos os circuitos acima onde possa ocorrer overflow(underflow), acrescentar um circuito para saturar a saída no máximo(mínimo). em todos os circuitos acima onde possa ocorrer overflow(underflow), acrescentar um bit de saída que indique quando o resultado está com erro. Ver pag. 139 a 140 de

Unidade 5 - Código Sequencial

Unidade 5 - Código Sequencial 7 AULAS Aula 23 (15 abr) Código Sequencial. Diferenças entre código concorrente e sequencial <=> circuitos combinacional e sequencial Diferenças entre os objetos SIGNAL e VARIABLE Tipos de elementos de memória: Latch x Flip-flop Latch D Flip-flop tipo D com reset assíncrono e com reset (clear) síncrono Seção de código sequencial PROCESS: lista de sensibilidade [rótulo:] PROCESS [(lista_de_sensibilidade)] [IS] [parte_declarativa] BEGIN afirmação_sequencial; afirmação_sequencial; ... END PROCESS [rótulo]; Instrução IF [rótulo:] IF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSIF condição THEN afirmação_sequencial; afirmação_sequencial; ... ELSE afirmação_sequencial; afirmação_sequencial; ... END IF [rótulo]; Exemplos: DFFs com Reset Assincrono e Reset Sincrono, com Enable, com Preset (Variação Ex 6.1). Comparar com Latch (sem clk'event). Simulação funcional do DFFs e do Latch Ver pag. 161 a 160 de Aula 24 e 25 (22 e 25 abr) Código Sequencial. Contador Básico 0-N (baseado no Ex.6.2) Registrador de deslocamento (Ex.6.3) Aula 26 (26 abr) Uso do Modelsim para simulação funcional. Use o Modelsim para fazer a simulação dos circuitos sequenciais das aulas anteriores. Contador Básico 0-N (baseado no Ex.6.2) Registrador de deslocamento (Ex.6.3) Ver Seguindo o tutorial da ALTERA para o MODELSIM, para utilizar o básico do MODELSIM. Pedroni VHDL 2ed Tutorial of ModelSim 10.1d ModelSim Video Tutorial - Kirk Weedman ModelSim® Tutorial -v10.0d Documentação do ModelSim, para conhecer mais a fundo o MODELSIM. Aula 27 (29 abr) Avaliação A1 - UN2, UN3, UN4 Aula 28 (03 mai) Código Sequencial Instrução WAIT: WAIT UNTIL, WAIT FOR (simulação apenas), WAIT ON (não implementada no Quartus II). Recomenda-se utilizar a lista de sensibilidade do PROCESS e a instrução IF no lugar do WAIT. Algumas instruções de WAIT serão utilizadas na criação de TestBench em VHDL para a simulação com o MODELSIM. Instruções do tipo LOOP: LOOP incondicional, FOR-LOOP, WHILE-LOOP, NEXT, EXIT LOOP incondicional: [rótulo:] LOOP afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; FOR-LOOP: [rótulo:] FOR identificador IN faixa LOOP afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; WHILE-LOOP: [rótulo:] WHILE condição LOOP -- Executa as "afirmações enquanto a "condição" for verdadeira afirmação_sequencial; afirmação_sequencial; ... END LOOP [rótulo]; LOOP com EXIT: [rótulo:] [FOR identificador IN faixa] LOOP afirmação_sequencial; EXIT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, termina o "LOOP" afirmação_sequencial; ... END LOOP [rótulo]; LOOP com NEXT: [rótulo:] [FOR identificador IN faixa] LOOP afirmação_sequencial; NEXT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, não executa as linhas até a linha "END LOOP" -- e incrementa o "identificador". afirmação_sequencial; ... END LOOP [rótulo]; Exemplos: Carry-Ripple Adder (FOR-LOOP) (Ex 6.4) Leading Zeros (LOOP com EXIT) (Ex 6.5) Hamming weight com (LOOP com NEXT). Ver pag. 161 a 164 de Aula 29 (06 mai) Código Sequencial. Instrução CASE [rótulo:] CASE expressão IS WHEN valor => atribuições; -- valor único ... WHEN valor1 | valor2 | ... | valorN => atribuições; -- lista de valores ... WHEN valor1 TO valor2 => atribuições; -- faixa de valores ... END CASE; Contador de 0 a 9 segundos com saída SSD (Ex 6.6). v1 - Unir o código de um contador de 0 a 9 (código sequencial), e o conversor de binário para sete segmentos (código concorrente) v2 - mudar o conversor para SSD de forma a usar código sequencial (CASE). v3 - incluir o conversor para SSD de forma a usar código sequencial (CASE)no mesmo processo que tem o contador de 0-9. Projetar um circuito que permita obter um clock com período de 1 segundo, a partir de um sinal de clock com frequência de fclk = 50MHz. Atividade para casa. Informamos que o período de avaliação do docente pelo aluno via SAD do primeiro semestre de 2019 inicia em 8 de abril e finaliza no dia 10 de maio. O link de acesso do SAD é https://avaliacao.ifsc.edu.br/ Os alunos devem utilizar a MATRÍCULA para usuário e a DATA DE NASCIMENTO para a senha. Lembrar aos alunos que esses dados não ficam registrados, ou seja, as respostas são sigilosas. </syntaxhighlight>

Unidade 6 - Projeto a nível de Sistema

Unidade 6 - Projeto a nível de Sistema 7 AULAS Aula 31 (10 mai) Projeto a nível de Sistema. O COMPONENT: declaração (cópia da ENTITY) e instanciação. Remodelar o projeto do contador 0 a 9 com saída SSD para usar um componente para o contador e outro para o conversor de BCD para SSD. O PACKAGE e PACKAGE BODY: onde declarar e como usar. Assim a entity Timer00_99 ENTITY timer00_99seg GENERIC (D : INTEGER; fclock : INTEGER; U : INTEGER); PORT (clk50MHz : IN STD_LOGIC; RST : IN STD_LOGIC; clk1seg : OUT STD_LOGIC; SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); END ENTITY; Será declarada como um COMPONENT COMPONENT timer00_99seg GENERIC (D : INTEGER; fclock : INTEGER; U : INTEGER); PORT (clk50MHz : IN STD_LOGIC; RST : IN STD_LOGIC; clk1seg : OUT STD_LOGIC; SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6); SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6)); END COMPONENT; Associação dos nomes das portas aos sinais. PORT -> PORT MAP: Mapeamento por posição e nominal. comp1 : timer00_99seg GENERIC MAP (2, 10, 3) PORT MAP (clk50MHz,RST, clk1seg, SSD_Dseg, SSD_Useg); comp1 : timer00_99seg GENERIC MAP ( D => 2, U => 3, fclock => 10, PORT MAP ( clk50MHz => clk50MHz, RST => RST, clk1seg => clk1seg, SSD_Dseg => SSD_Dseg, SSD_Useg => SSD_Useg); Métodos de declaração de COMPONENT. Exemplo: Registrador Circular Ex. 8.2 Criação de COMPONENT redimensionáveis. GENERIC -> GENERIC MAP Exemplo: Porta E com N entradas. Exemplo: Detector de Paridade Ex. 8.3 Ver pag. 201 a 213 de Aula 32 e 33 (13 e 16 mai) Implementar o timer00a99 em projeto hierarquico Fazer a simulação de 110 segundos usando o MODELSIM. Use um clock compativel com o divisor utilizado no div_clock Testar o timer00a99 no kit DE2-115 Usar uma chave PUSH-BOTTON como reset. Usar o clk de 50 MHz da placa Usar dois displays SSD para mostrar a contagem de 00 a 99 segundos Usar um led para mostrar o segundo e outro para mostrar a dezena de segundos. Verificar se o circuito funciona como esperado. Anote os problemas ocorridos e as soluções adotadas.

Unidade 7 - Maquinas de Estado Finitas

Unidade 7 - Maquinas de Estado Finitas 6 AULAS Aula 37 (mai) Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL O que é uma FSM - Finite State Machine Modelo de FSM LIBRARY ieee; USE ieee.std_logic_1164.ALL; ---------------------------------------------------------- ENTITY < entity_name > IS PORT ( clk, rst : IN STD_LOGIC; input : IN < data_type > ; output : OUT < data_type >); END < entity_name > ; ---------------------------------------------------------- ARCHITECTURE < architecture_name > OF < entity_name > IS TYPE state IS (A, B, C, ...); SIGNAL pr_state, nx_state : state; ATTRIBUTE ENUM_ENCODING : STRING; --optional attribute ATTRIBUTE ENUM_ENCODING OF state : TYPE IS "sequential"; BEGIN ------Logica Sequencial da FSM:------------ PROCESS (clk, rst) BEGIN IF (rst = '1') THEN pr_state <= A; ELSIF (clk'EVENT AND clk = '1') THEN pr_state <= nx_state; END IF; END PROCESS; ------Logica Combinacional da FSM:------------ PROCESS (pr_state, input) BEGIN CASE pr_state IS WHEN A => output <= < value > ; IF (input =< value >) THEN nx_state <= B; ... ELSE nx_state <= A; END IF; WHEN B => output <= < value > ; IF (input =< value >) THEN nx_state <= C; ... ELSE nx_state <= B; END IF; WHEN ... END CASE; END PROCESS; ------Seção de Saída (opcional):------- PROCESS (clk, rst) BEGIN IF (rst = '1') THEN new_output <= < value > ; ELSIF (clk'EVENT AND clk = '1') THEN --or clk='0' new_output <= output; END IF; END PROCESS; END < architecture_name > ; Usando o template acima descreva em VHDL a FSM indicada na Figura 11.1. Faça a simulação da FSM com Modelsim utilizando um testbench em VHDL que faça a FSM seguir os estados rst -> A -(x=0)-> A -(x=1)-> A -(x=2)-> B -(x=2)-> B -(x=0)-> C -(x=0)-> C -(x=2)-> C -(x=1)-> A -(x=2)-> B -(x=1)-> A. Ver pag. 277 a 35 de Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL Exemplo 11.1 Controlador de uma máquina de Venda Compile o código mostrado no Exemplo 11.1. Simule a FSM com Modelsim utilizando um testbench em VHDL para gerar o teste mostrado na figura abaixo. Exercício: Altere a FSM para vender doces que custam 30 centavos. Considere que as moedas aceitas são 5, 10, 25 e 50 centavos. Desenho primeiro a FSM e em seguida implemente-a em VHDL e faça a simulação. Aula 38 (mai) Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL Maquina FSM . Implementar a FSM para uma sinaleira manual para duas vias. A mudança do sinal deve ser feito a partir do acionamento de uma chave por um guarda. ENTITY sinal_manual IS PORT ( clk, rst : IN STD_LOGIC; guarda: IN STD_LOGIC; LVd1, LAm1, LVm1 : OUT std_logic; -- Lampadas da Via 1 LVd2, LAm2, LVm2 : OUT std_logic -- Lampadas da Via 2 ); END entity ; </syntaxhighlight> O diagrama da FSM deve ser algo parecido com o mostrado abaixo Note que se o sinal guarda permanece alto por mais que um clock, ocorre a mudança de mais de um estado. Para evitar esse problema pode ser utilizada a técnica de usar um FLAG, ou estados de WAIT no qual se aguarda o retorno dos sinal para baixo antes de avançar para o próximo estado. Aula 39 (mai) Introdução ao Projeto de Maquinas de Estado Finitas (FSM) em VHDL Maquina FSM temporizada. Implementar a maquina temporizada para uma sinaleira automática para duas vias. ENTITY sinal_auto IS GENERIC (TVd1: natural := 300; TVd2: natural := 120; TAm: natural := 10); PORT ( clk, rst : IN STD_LOGIC; LVd1, LAm1, LVm1 : OUT std_logic; -- Lampadas da Via 1 LVd2, LAm2, LVm2 : OUT std_logic -- Lampadas da Via 2 ); END entity ; </syntaxhighlight> Os tempos TVd1 e TVd2 são os tempos em segundos para verde das vias 1 e 2 respectivamente. TAm é o tempo em segundos que fica em amarelo em ambas vias. A simulação no ModelSim da sinaleira deve resultar em algo conforme mostrado abaixo: DICA: Use na simulação comandos que automatizam o processo através de um script tb_sinal_auto.do vcom -93 -work work {../../sinal_auto.vhd} vsim work.sinal_auto do wave.do force -freeze sim:/sinal_auto/clk 1 0, 0 {0.5sec} -r {1 sec} force -freeze sim:/sinal_auto/rst 1 0, 0 0.01 sec run 25 min </syntaxhighlight>

Unidade 8 - Testbench

Unidade 8 - Testbench 2 AULAS Aula 40 (27 mai) Simulação de sistemas digitais com Modelsim e testbench em VHDL Tipos de simulação: 1) simulação funcional (usando o QSIM) com entrada gráfica e análise gráfica da saída - OK já visto desde CIL29003 2) simulação temporal (usando o QSIM) com entrada gráfica e análise gráfica da saída - OK já visto desde CIL29003 3) simulação funcional (usando o ModelSim) com entrada gráfica (gerado com comandos force) e análise gráfica da saída - OK já visto 4) simulação temporal (usando o ModelSim) com entrada gráfica (gerado com comandos force) e análise gráfica da saída - Não será visto 5) simulação funcional (usando o ModelSim) com entrada VHDL e análise gráfica da saída - Será visto nesta Unidade 6) simulação temporal (usando o ModelSim) com entrada VHDL e análise gráfica da saída - Será visto nesta Unidade 7) simulação funcional (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. 8) simulação temporal (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. Simular a maquina de venda de doces Ex 11.1 DICA: Use o comando do Quartus II para gerar um template para o testbench. Selecione cada componente como TOP LEVEL e faça a ANÁLISE E SÍNTESE em seguida (Processing > Start > Start Test Bench Template Writer). Criação de sinais para Test Bench em VHDL Geração de sinal de clock -- DECLARAR constant tclk: time := 1 ns; signal clk : std_logic := '0'; -- CLOCK COM PERIODO DE 2*tclk (COM CÓDIGO CONCORRENTE) clk <= not clk after tclk; -- CLOCK COM PERIODO DE 2*tclk (COM CÓDIGO SEQUENCIAL) PROCESS BEGIN clk <= '1'; wait for tclk; clk <= '0'; wait for tclk; END PROCESS; Geração de sinal de reset -- DECLARAR constant treset: time := 100 ps; signal reset : std_logic; -- RESET COM DURAÇÃO DE treset (COM CÓDIGO CONCORRENTE) reset <= '1', '0' after treset; -- RESET COM DURAÇÃO DE treset (COM CÓDIGO SEQUENCIAL) PROCESS BEGIN reset <= '1'; wait for treset; reset <= '0'; wait; END PROCESS; Geração de uma sequencia binária -- DECLARAR constant t_a: time := 100 ps; constant Nbits: natural := 8; signal a : std_logic_vector(Nbits-1 downto 0); -- GERAÇÂO DO SINAL a = [0 1 2 3 4 ...] COM DURAÇÃO DE t_a em cada valor (COM CÓDIGO SEQUENCIAL) PROCESS BEGIN for i in 0 to 2**Nbits-1 loop a <= std_logic_vector(to_unsigned(i,Nbits)); wait for t_a; end loop; END PROCESS; Geração de uma sequencia pseudoaleatória -- DECLARAR constant t_a: time := 100 ps; constant Nbits: natural := 8; signal a : std_logic_vector(Nbits-1 downto 0) := (0 => '1', 3 => '1', others => '0'); -- GERAÇÂO DO SINAL a COM DURAÇÃO DE t_a em cada valor (COM CÓDIGO SEQUENCIAL) -- USANDO UM CONTADOR LFSR PROCESS BEGIN for i in 0 to 2**Nbits-1 loop a <= (a(0) xor a(2) xor a(3) xor a(4)) & a(Nbits-1 downto 1); -- para 8 bits wait for t_a; end loop; END PROCESS;

Aula 41 (7 jun)

• Revisão para avaliação A2

• Implementar um debouncer de chave mecânica, considerando que o período de bouncing é de no máximo 10ms.

• Considere que existe disponível um sinal de clock de 1ms.

FONTE: Pedroni.

• Usando um clock de 50MHz, gere os sinais de clock com duração de 1ms e de 1 segundo.

• Use duas instância de um componente divisor de clock para fazer o circuito hierárquico.

Aula 42 (10 jun)

• Avaliação A2

Unidade 9 - Projeto Final

Unidade 9 - Projeto Final 8 AULAS Aula 36 (31 mai) Projeto a nível de Sistema. FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS. A instrução ASSERT é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a sintese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: [rótulo:] assert condição_booleana [report mensagem] [severity nivel_severidade]; A mensagem pode ser criada usando STRINGs que podem ser concatenadas. O nível de severidade pode ser NOTE (para passar informação para o compilador/simulator), WARNING (para informar que algo não usual ocorreu), ERROR (para informar que alguma condição não usual "sério" ocorreu), ou FAILURE (para informar que uma condição não aceitável ocorreu). Normalmente o compilador para quando ocorre um ERROR ou FAILURE. ERROR é o valor "default" [9]. A FUNCTION: declaração, uso, mapeamento posicional x nominal, PURE x IMPURE. function nome_funçao (lista_parametros_entrada) return tipo_saida is declarações begin afirmações sequenciais end function; Uso de FUNCTION e ASSERT. Exemplo: Declaração em ARCHITECTURE Ex.9.1 Exemplo: Declaração em PACKAGE Ex. 9.2 Exemplo: Declaração em ENTITY Ex. 9.3 Abaixo segue um exemplo de cálculo do log2 de um número inteiro. Pode ser usado para determinar o número de bits necessário para um número natural. function log2c (n : integer) return integer is variable m , p : integer; begin m := 0; p : = 1; while p < n loop m : = m + 1; p := p * 2; end loop; return m; end log2c; Aula 40 (6 jun) Projeto Final - Especificação do transmissor serial assíncrono Sugestão detalhada para o gerador de baud-rate, utilizando divisores de clock em paralelo ou em cascata. Sugestão de uso do registrador de deslocamento para o conversor paralelo/serial. Sugestão de uso de uma maquina de estados para o conversor paralelo/serial. Sugestão de entrada da mensagem por chaves binárias ou através de memórias rom (String constante). Sugestão de uso de um conversor de ASCII para sete segmentos Alguns detalhes do projeto Definição de prazo: 1) A parte inicial do projeto deve ter sua especificação concluída até o dia 14/06. O trabalho poderá ser desenvolvido em equipes de até 2 alunos (devido ao número impar de alunos é permitida uma única equipe de 3 alunos). O trabalho também pode ser feito de forma individual, mediante justificativa. Durante as aulas até o final do professor estará disponível para o esclarecimento de dúvidas e orientação das equipes. A presença dos alunos é obrigatória nas aulas de projeto, pois os mesmos estarão sendo avaliados no seu trabalho em equipe e individual durante estas aulas. ATUAL Aula 41 (17 jun) Equipes trabalhando no projeto no Laboratório. Dica para uso do tipo STRING no VHDL. O STRING é um tipo predefinido do pacote Standard, sendo um array de uma dimensão onde cada elemento é do tipo CHARACTER. type string is array (positive range <>) of character; Note que o range é positivo, portanto deve ser de maior que 1, podendo ser usado o range ascendente ou descendente. Cada CHARACTER é uma letra ou simbolo representado por um código ASCII. type character is ( nul, soh, stx, etx, eot, enq, ack, bel, bs, ht, lf, vt, ff, cr, so, si, dle, dc1, dc2, dc3, dc4, nak, syn, etb, can, em, sub, esc, fsp, gsp, rsp, usp, ' ', '!', '"', '#', '$', '%', '&', ''', '(', ')', '*', '+', ',', '-', '.', '/', '0', '1', '2', '3', '4', '5', '6', '7', '8', '9', ':', ';', '<', '=', '>', '?', '@', 'A', 'B', 'C', 'D', 'E', 'F', 'G', 'H', 'I', 'J', 'K', 'L', 'M', 'N', 'O', 'P', 'Q', 'R', 'S', 'T', 'U', 'V', 'W', 'X', 'Y', 'Z', '[', '\', ']', '^', '_', '`', 'a', 'b', 'c', 'd', 'e', 'f', 'g', 'h', 'i', 'j', 'k', 'l', 'm', 'n', 'o', 'p', 'q', 'r', 's', 't', 'u', 'v', 'w', 'x', 'y', 'z', '{', '|', '}', '~', del ); As atribuições em um objeto do tipo STRING são realizadas do mesmo modo que em qualquer outro array. Pode ser feita a atribuição em um simples elemento, concatenação, agregação, fatiamento ou combinação dos anteriores. Também estão disponíveis operadores predefinidos como "=", "/=", "<", "<=", ">", ">=" e "&". A concatenação pode ser feita entre 2 strings, ou entre string e caracter ou até mesmo entre dois caracteres para criar uma string. -- Declaração dos objetos constant mensagem1 : String(1 to 25) := "Este é um teste de string"; constant N: natural := 7; signal letra1 : character; signal mensagem2 : string(1 to 29); signal mensagem3 : string(1 to 3); signal letra_nat : natural range 0 to 2**N-1; signal letra_slv : std_logic_vector(N-1 downto 0); -- Uso dos objetos na ARCHITECTURE mensagem2 <= mensagem1(1 to 5) & "não " & mensagem1(6 to 25); -- Resulta na STRING "Este não é um teste de string" mensagem3 <= 'D' & 'L' & 'P'; -- Resulta na STRING "DLP" letra1 <= mensagem2(6) -- Resulta no CHARACTER 'u' -- posiçao da letra na tabela ascii => resulta em natural de 0 a 255 letra_nat <= character'pos(letra1); -- letra convertida para slv de N bits -- necessita de std_logic_1164 e numeric_std letra_slv <= std_logic_vector(to_unsigned(character'pos(letra1),N)); Figura - Simulação da transmissão sequencial das letras de uma palavra Na representação em RADIX-ASCII, tanto o SIGNAL letra_nat e letra_slv são mostrados como CHARACTER ASCII. Na representação em RADIX-DECIMAL, tanto o SIGNAL letra_nat e letra_slv mostram a posição do CHARACTER na definição do TYPE em decimal. Na representação em RADIX-HEXADECIMAL, tanto o SIGNAL letra_nat e letra_slv mostram a posição do CHARACTER na definição do TYPE em hexadecimal. Na representação em RADIX-BINAY, tanto o SIGNAL letra_nat e letra_slv mostram a posição do CHARACTER na definição do TYPE em binário. (esse código corresponde a representação em bits do CHARACTER ASCII) Aula 43 a 45 (jun) Trabalho das equipes no projeto

Avaliações

Atividade Relâmpago (AR)

As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.

Avaliação A1

• Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
• Data da avaliação (25/04/2019) - Local: LabSiDi.

Avaliação A2

• Conteúdo avaliado serão as unidades 5 a 7 (Cap 6 a 9)
• Data da avaliação () - Local: LabSiDi.

Recuperação R12

• Esta avaliação somente será realizada se necessária, e deverá ser feita na última semana letiva do semestre
• Conteúdo avaliado será as unidades 2 a 7
• Data da avaliação () - Local: LabSiDi.

As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues:

• VHDL Quick Reference - SynthWorks
• VHDL Types and Operators Quick Reference - SynthWorks
• ModelSim Quick Reference - SynthWorks
• Tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni.
• Arquivo:Numeric std conversions.png

Dica use também como fonte de consulta os templates do Quartus.

Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.

Projeto Final (PF)

• O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3) A avaliação individual do aluno durante o desenvolvimento do projeto e/ou entrevista (avaliação oral).

PF - Projeto Final - Sistema de transmissão serial assíncrono (Entrega e prazos ver Moodle)

Cada aluno (ou equipe de 2 alunos) deverá desenvolver um sistema de de transmissão serial assíncrono. A descrição exata do funcionamento deve ser obtida com o cliente durante a entrevista de requisitos. O sistema no seu TOP LEVEL deverá ser constituído de um Conversor Paralelo Serial, um Conversor Serial Paralelo, dois Geradores de Baud Rate, um Gerador de Paridade, um Detector de Paridade, um Circuito de Entrada de Dados, e um Circuito de Saída de Dados. O projeto deve ser desenvolvido integrando estes componentes no TOP LEVEL, de modo que neste nível existam apenas conexões entre estes componentes. Recomenda-se utilizar também componentes para a criação dos circuitos no segundo nível. O reuso de componentes já desenvolvidos nas aulas é fortemente encorajado. Durante a fase das simulações recomenda-se alterar o valor da frequência do CLK50MHz para um clock menor de modo a viabilizar uma simulação mais rápida. As simulações de cada componente do TOP LEVEL e da integração de todos componentes no TOP LEVEL devem ser feitas no MODELSIM, sendo a última obrigatoriamente feita usando testbench em VHDL. O sistema deverá ser implementado, testado e demonstrado no kit de hardware FPGA DE2-115 usando as chaves e leds disponíveis e os pinos da GPIO para acionar circuitos externos. O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente para o professor para conferencia antes da implementação no kit de hardware. Escreva um relatório técnico contendo os resultados em no máximo 10 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit DE2-115 também deve ser feita. Para entender o sistema de transmissão recomenda-se consulte materiais complementares sobre Comunicação serial assíncrona, bit de paridade, UART, Taxa de bits.

Links uteis para entender o projeto:

• artigo explicando o que é a transmissão serial.
• Exemplo de transmissor e receptor assincrono
• Raspberry Pi Hardware Reference, Warren Gay pag. 92-94

Atividades Extraclasse (AE)

• Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle.

Estudos livres sem entrega de documentação (EL)

• Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.

EL2 - Resolução dos exercícios do Cap 3
Resolva os exercícios do capítulo 3 (1, 2, 9, 11, 12, 13, 14-17, 18-20, 22, 23-30) pag. 81 a 89

EL3 - Resolução dos exercícios do Cap 4
Resolva os exercícios do capítulo 4 (4-8, 9, 10-11, 13, 15-16, 17 ) pag. 115 a 120

EL4 - Resolução dos exercícios do Cap 5
Resolva os exercícios do capítulo 5 (1, 2, 3, 4, 6, 7, 8-9, 10-11, 14-16, 17-18, 19 ) pag. 144 a 150

EL6 - Resolução dos exercícios do Cap 6
Resolva os exercícios do capítulo 6 (1, 2, 3-4, 5, 6-7, 9*, 10-11, 12*, 13*, 14, 15*) pag. 172 a 176.

EL7 - Resolução dos exercícios do Cap 7
Resolva os exercícios da capítulo 7 (9-10) pag. 197.

EL8 - Resolução dos exercícios do Cap 8
Resolva os exercícios da capítulo 8 (1-7, 9*) pag. 219 a 220.

EL9 - Resolução dos exercícios do Cap 9
Resolva os exercícios da capítulo 9 (1-4, 6-9) pag. 238 a 239.

EL10 - Resolução dos exercícios do Cap 10
Resolva os exercícios da capítulo 10 (1,2,5-7, 10-15, 17**) pag. 271 a 274. Na simulação de cada exercício, faça um versão usando comandos force e run e outra com testbench em vhdl.

Referências Bibliográficas:

Curso de Engenharia de Telecomunicações