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::Ver também os slides [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture03-efficient_comb_circuits.pdf Unidade 3: Eficiência de Circuitos Combinacionais] | ::Ver também os slides [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture03-efficient_comb_circuits.pdf Unidade 3: Eficiência de Circuitos Combinacionais] | ||
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* Eficiência de Circuitos Combinacionais | * Eficiência de Circuitos Combinacionais | ||
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::*Compare seus resultados com o dos colegas que escolheram outras regiões do chip. | ::*Compare seus resultados com o dos colegas que escolheram outras regiões do chip. | ||
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===Unidade 4=== | ===Unidade 4=== | ||
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* Eficiência de Circuitos Sequenciais | * Eficiência de Circuitos Sequenciais | ||
:* Tipos de Sincronismo em circuitos (globalmente síncronos, localmente síncronos, assíncronos) | :* Tipos de Sincronismo em circuitos (globalmente síncronos, localmente síncronos, assíncronos) | ||
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::* Exemplo de FF T; | ::* Exemplo de FF T; | ||
::* Exemplos de registrador de deslocamento; | ::* Exemplos de registrador de deslocamento; | ||
| − | ::* Exemplos de | + | ::* Exemplos de contador modulo m; |
::Ver pag. 213 a 239 de <ref name="PONG2006a" /> | ::Ver pag. 213 a 239 de <ref name="PONG2006a" /> | ||
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* Eficiência de Circuitos Sequenciais | * Eficiência de Circuitos Sequenciais | ||
:* Analise Temporal | :* Analise Temporal | ||
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::Ver pag. 239 a 255 de <ref name="PONG2006a" /> | ::Ver pag. 239 a 255 de <ref name="PONG2006a" /> | ||
::Ver também os slides [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture04-efficient_seq_circuits.pdf Unidade 4: Eficiência de Circuitos Sequenciais] | ::Ver também os slides [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture04-efficient_seq_circuits.pdf Unidade 4: Eficiência de Circuitos Sequenciais] | ||
| + | ::Ver [https://www.altera.com/support/support-resources/design-examples/design-software/timequest/clocking/tq-clock.html TimeQuest Clock Analysis] | ||
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| + | ;Aula 14 (10 Out) - Marcos: | ||
;Aula 15 (24 Out) - Marcos: | ;Aula 15 (24 Out) - Marcos: | ||
* Eficiência de Circuitos Sequenciais | * Eficiência de Circuitos Sequenciais | ||
Edição das 00h36min de 11 de abril de 2017
Dispositivos Lógicos Programáveis II
- Professores: Arliones Hoeller e Marcos Moecke
- Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)
- Cronograma
- Horário das aulas e atendimento paralelo
Notas
Material de aula
Registro on-line das aulas
Unidade 1
- Aula 1 (14 Fev) - Arliones
- Aula 6 (15 Mar) - Marcos
- Processo de Síntese do código VDHL
- Limitações dos softwares de EDA: Computabilidade, Complexidade Computacional
- Realização dos operadores VHDL: simplificações para operando constante
- Realização dos tipos de dados: Alta impedância 'Z' -> buffer tri-state;
- Realização dos tipos de dados: uso de don't care '-'
- Ver pag. 125 a 137 de [1]
- Aula 7 (21 Mar) - Marcos
- Processo de Síntese do código VDHL: Analise das temporizações:
- Tempos de propagação, caminho crítico, caminho falso,
- Síntese com restrições temporais,
- Perigos/Armadilhas (Glitches estáticos e dinâmicos, circuitos sensíveis ao atraso)
- Ver pag. 137 a 162 de [1]
- Ver também os slides Unidade 2: Processo de Síntese do código VDHL
Unidade 2
- Aula 2 (15 Fev) - Arliones
-
- Configuração e geração de processadores em FPGA
- Aula 3 (21 Fev) - Arliones
-
- Desenvolvimento de software embarcado no NIOS2.
- Aula 4 (07 Mar) - Arliones
-
- Integração de processadores com lógica externa em FPGA.
- Aula 5 (14 Mar) - Arliones
-
- Depuração via analisador lógico embarcado em FPGA.
Unidade 3
- Aula 10 e 11 (28 e 29 Mar) - Marcos
- Eficiência de Circuitos Combinacionais
- Compartilhamento de Operadores (Ex: 7.2.1, 7.2.2, 7.2.3, 7.2.4)
- Compartilhamento de funcionalidades (Ex: L7.1, L7.2, L7.3, L7.4, L7.5)
- Análise da área (Elementos Lógicos) x tempo de propagação.
- Questões relacionadas com o Leiaute do circuito
- Exemplos de circuitos XOR; (Ex:L7.15 - 7.18 )
- Exemplos de Deslocador (shifter) (Ex: )
- Exemplos de Multiplicadores (Ex: )
- Ver pag. 163 a 211 de [1]
- Ver também os slides Unidade 3: Eficiência de Circuitos Combinacionais
- Aula 12 (4 Abr) - Marcos
- Eficiência de Circuitos Combinacionais
- Comparação de circuitos somadores de M entradas de N bits. Comparar a implementação em árvore x cadeia. Experimente utilizando tipos Integer e/ou (un)signed. Utilize como base os circuitos dos Exercícios 7.15 e 7.18 [1], nos quais são mostradas implementações de portas XOR. O objetivo desse tópico é realizar medições de tempo, e mudar o desempenho do projeto seja mudando o código ou usando LogicLock ou restrições de tempo.
- Exercício: Verificar os tempos de propagação do caminho crítico nos somadores implementados usando FPGA da familia Ciclone e Ciclone IV E, Considerando um circuito com 8 entradas de 12 bits.
- Sem usar LogicLock anote os resultados. Observe a disposição dos elementos lógicos no Chip Planner.
- Usando o LogicLock, selecione uma região qualquer do chip para implementar o circuito, e faça a compilação do circuito. Use regiões na Vertical, na Horizontal e Retangular e anote os resultados.
- Anote em um tabela o número de Elementos lógicos (Totais|Normais|Aritméticos), o tempo de propagação do caminho crítico, indicando a origem e destino dele. Desconsidere os dois primeiros e dois últimos tempos indicados no Path Report, pois são referentes a entrada do sinal e saída dos sinais até a região de interesse no FPGA.
- Sem usar LogicLock, insira um arquivo de restrição SDC com a restrição (set_max_delay -from a* -to y* T), onde T é o atraso maximo entre as entradas a* até as saídas y*. Procure obter tempos de atraso menores que os anteriores.
- Experimente aumentar os tempos de atraso usando (set_min_delay -from a* -to y* T).
- Compare seus resultados com o dos colegas que escolheram outras regiões do chip.
Unidade 4
ATUAL
- Aula 13 (11 Abr) - Marcos
- Eficiência de Circuitos Sequenciais
- Tipos de Sincronismo em circuitos (globalmente síncronos, localmente síncronos, assíncronos)
- Circuitos síncronos (Modelo, vantagens e tipos)
- Descrição dos elementos básicos de memória (Latch D, Flip Flop D, Registros)
- Projetos síncronos.
| Modelo em VHDL de projeto síncrono |
|---|
-- Declaração das bibliotecas e pacotes a serem utilizados
library ieee;
use ieee.std_logic_1164.all;
entity nome_entidade is
-- Declaração dos valores GENERIC
generic(
___: Natural := ___;
...
);
-- Declaração das portas de entradas e saída
port(
-- Declaração dos sinais de clock e reset assincrono
clk, reset: in std_logic;
-- Declaração das demais portas de entradas isoladas e barramentos
___: in std_logic;
___: in std_logic_vector(__ downto 0);
...
-- Declaração das portas de saídas isoladas e barramentos
___: out std_logic;
___: out std_logic_vector(__ downto 0);
...
);
end entity;
architecture nome_architetura of nome_entidade is
-- Declaração das entradas e saídas dos registros
signal ___reg: std_logic_vector(___ downto 0);
signal ___next: std_logic_vector(___ downto 0);
-- Declaração dos demais sinais internos
...
begin
-- Descrição da lógica sequencial registro
process(clk,reset)
begin
if (reset='1') then
___reg <= (others=>'0');
...
elsif (clk'event and clk='1') then
___reg <= ___next;
...
end if;
end process;
-- Descrição da lógica combinacional de próximo estado
...
...
-- Descrição da lógica combinacional dos circuitos de saída
...
...
end architecture;
|
- Exemplo de FF D com enable;
- Exemplo de FF T;
- Exemplos de registrador de deslocamento;
- Exemplos de contador modulo m;
- Ver pag. 213 a 239 de [1]
- Eficiência de Circuitos Sequenciais
- Analise Temporal
- Violação do tempo de Setup; Frequencia máxima do clock;
- Temporização relacionadas as saídas.
- Porque não usar VARIABLE em circuitos sequenciais.
- Ver pag. 239 a 255 de [1]
- Ver também os slides Unidade 4: Eficiência de Circuitos Sequenciais
- Ver TimeQuest Clock Analysis
Notas de aula
Estas notas de aula são baseadas nas dispobilizadas pelo Prof. Pong P. Chu em [1].
- Lecture 01: Complexity Mangement and the Design of Complex Digital Systems
- Lecture 02: Synthesis of VHDL Code
- Lecture 03: Efficient Design of Combinational Circuits
- Lecture 04: Efficient Design of Sequential Circuits
- Lecture 05: Design of Sequential Circuits: Practice
- Lecture 06: Finite State Machines: Principle and Practice
- Lecture 07: Register Transfer Methodology: Principle
- Lecture 08: Register Transfer Methodology: Practice
Roteiros
Avaliação
Neste tópico serão listadas as Atividades Práticas realizadas ao longo do semestre. Para cada uma dessas atividades o aluno/equipe que não entrega-la no prazo preestabelecido, poderá entregar a atividade com: uma semana de atraso obtendo no máximo o valor 8; duas semanas de atraso obtendo no máximo o valor 6; três semanas de atraso obtendo no máximo o valor 4;
Os critérios de avaliação estão descritos no Plano de Ensino.
PARA ENTREGAR
- JÁ ENCERRADAS
Recursos de Laboratório
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.
Para estudo de FPGAs o Laboratório de Programação dispõe de kits Mercúrio IV da Macnica-DHW e também DE2-115 da Terasic. Veja como utilizar estes kits em Preparando para gravar o circuito lógico no FPGA, one além de acesso aos manuais dos fabricantes, você tem acesso a uma descrição resumida da pinagem mais utilizada desses kits.
Para depurar seu circuito em uma FPGA de verdade, pode ser interessante utilizar o SignalTapII da Altera, que permite realizar análise lógica dos sinais no seu circuito. Para iniciar o uso da ferramenta, siga este tutorial.
Para determinar os caminhos críticos do projeto (ou os tempos de propagação entre quaisquer nós de um projeto, utilize a Análise de Caminho Crítico com Qaurtus II.
Referências Bibliográficas:
- ↑ 1,0 1,1 1,2 1,3 1,4 1,5 1,6 Pong P. Chu, RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability. Wiley-IEEE Press, Hoboken, 2006, ISBN 0471720925
- ↑ David Money Harris and Sarah L. Harris, Digital Design and Computer Architecture, Morgan Kaufmann, Burlington, 2007, ISBN 9780123704979, http://dx.doi.org/10.1016/B978-012370497-9/50002-0
Conteúdo
| Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos |
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Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos
|
| Síntese de Código VHDL |
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Síntese de Código VHDL
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| Eficiência de Circuitos Combinacionais |
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Eficiência de Circuitos Combinacionais
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| Eficiência de Circuitos Sequenciais |
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Eficiência de Circuitos Sequenciais
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| Eficiência de Máquinas de Estado |
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Eficiência de Máquinas de Estado
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| Register Transfer Methodology |
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Register Transfer Methodology
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| Projeto Hierárquico e Parametrizado |
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Projeto Hierárquico e Parametrizado
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| Clock e Sincronização |
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Clock e Sincronização
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Links Auxiliares
- DLP2-EngTel (página) - 2016-2 (prof. Arliones e Marcos)
- DLP2-EngTel (página) - 2016-1 (prof. Arliones e Marcos)
- DLP2-EngTel (página) - 2015-2 (prof. Arliones e Marcos)
- DLP2-EngTel (página) - 2015-1 (prof. Arliones e Marcos)
- Parallel Prefix Computation
- Materiais auxiliares do livro do Pong Chu
- Código dos Exemplos do livro do Pong Chu