DLP1-EngTel (página)

MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES

• Link curto http://bit.ly/IFSC-DLP29006
• Carga horária, Ementas, Bibliografia, Professores
• Cronograma de atividades
• Plano de Ensino

Registro on-line das aulas

Unidade 1

Aula 1 (29 jul)

• Apresentação da disciplina

1. Dispositivos lógicos programáveis.
2. Bases da linguagem VHDL.
3. Tipos de dados, libraries, conversão de tipos, operadores, atributos.
4. Código VHDL concorrente e sequencial.
5. Projeto hierárquico.
6. Simulação e Testbench
7. Maquina de estado finita (FSM).
8. Projeto Final de circuitos lógicos.
9. Avaliações.

Suspensão do calendário acadêmico pela direção do Campus;

Aula 2 (No retorno do calendário acadêmico)

• Introdução aos dispositivos lógicos programáveis:

• Conceito, tipos de PLDs
• SPLD: PAL, PLA e GAL

Ver pag. 413 a 418 de

Avaliações

• Avaliação A1 - Unidade 2, 3 e 4
• Avaliação A2 - Unidade 5 e 6
• Entrega dos diversos trabalhos ao longo do semestre AE1 a AE7.
• Projeto Final. Tem peso equivalente a duas avaliações, sendo avaliado nos quesitos: 1) Implementação do Sistema, 2) Documentação, 3) Avaliação Global do aluno no projeto.

Atividades extra

Neste tópico serão listadas as atividades extras que os alunos da disciplina deverão realizar ao longo do curso. É importante observar o prazo de entrega, pois os conceitos serão reduzidos conforme o atraso na entrega. Para a entrega no prazo os conceitos possíveis são (A, B, C, D). Entrega com até uma semana de atraso (B, C, D). Entrega com até duas semanas de atraso (C ou D). Entrega com mais de duas semanas de atraso (D).

PARA ENTREGAR

JÁ ENCERRADAS

ESTUDOS SEM ENTREGA DE DOCUMENTAÇÃO

Recursos de Laboratório

Quartus/Modelsim/QSIM

Nos laboratórios do IFSC, os softwares Quartus/Modelsim/QSIM estão disponíveis diretamente na plataforma LINUX. Utilize preferencialmente a versão 13.0sp1 (32 bits), pois ela tem suporte para os FPGAs mais antigos como a familia Cyclone I.

Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).

Sharelatex

Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.

Links auxiliares

• Aritmética com vetores em VDHL
• Preparando para gravar o circuito lógico no FPGA
• Materiais da ALTERA para Quartus II 13.1
• Modelo para uso em relatórios
• Configuração e uso do Time Quest Analyser
• DLP29006-Engtelecom(2015-1) - Prof. Marcos Moecke

Livros/Resumos sobre VHDL

• VHDL Handbook - Hardi (apenas VHDL’87 e VHDL’93)
• VHDL QUICK REFERENCE CARD - Qualis (r2.1)
• VHDL 1164 PACKAGES QUICK REFERENCE CARD - Qualis (r2.2)
• Listagem dos packages
• Palavras reservadas
• Atributos predefinidos

Simulador Modelsim

• Site Mentor Graphics - Software Version 10.0
• ModelSim InfoHub - Software Version v10.2c

• ModelSim Quick Video Demo - precisa fazer login na Mentor Graphics.
• ModelSim® Tutorial -v10.0d
• ModelSim® Reference Manual -v10.0d
• ModelSim® User’s Manual -v10.0d
• ModelSim® Quick Guide -v10.0d
• ModelSim® SE GUI Reference Manual -v10.2c

Fabricantes de DLPs

• Altera, new Altera
• Xilinx, PLDs
• Lattice
• Microsemi
• Atmel
• Achronix
• Tabula
• Market share 2013

Padrões IEEE para o VDHL

Os padrões IEEE [1]estão disponíveis para consulta se você estiver na rede do IFSC. Para a linguagem VHDL consulte os padrões: 1164,1076

• IEEE Standard Multivalue Logic System for VHDL Model Interoperability (Std_logic_1164)
• IEEE Std 1076.1: Behavioural languages – Part 1-1: VHDL language reference manual REDLINE
• IEEE Std 1076.1: Behavioural languages – Part 6: VHDL Analog and Mixed-Signal Extensions
• IEEE Std 1076.1.1™-2011 - IEEE Standard for VHDL Analog and Mixed-Signal Extensions—Packages for Multiple Energy Domain Support, REDLINE
• IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis
• IEEE Standard VHDL Analog and Mixed-Signal Extensions
• IEEE Standard VHDL Synthesis Packages
• IEEE Std 1076-2002: IEEE Standard VHDL Language Reference Manual
• IEEE Std 1076.2-1996: IEEE Standard VHDL Mathematical Packages

Referências Bibliográficas:

Curso de Engenharia de Telecomunicações