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:<span style="color:white; background:#008B00;">'''AULA 5'''</span><span style="color:#008B00;"> Dia 25/03/2019 - Revisão para AT1 | Laboratório de Simulação (Proteus)</span> | :<span style="color:white; background:#008B00;">'''AULA 5'''</span><span style="color:#008B00;"> Dia 25/03/2019 - Revisão para AT1 | Laboratório de Simulação (Proteus)</span> | ||
| − | :<span style="color:white; background:#045FB4;">'''AULA 6'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 6'''</span>[[DIG222802_2019_2_AULA05 | Dia 01/04/2019 - Registradores]] |
:<span style="color:white; background:#E32636;">'''AULA 7'''</span><span style="color:red;"> Dia 08/04/2019 - Avaliação Teórica 1 (AT1)</span> | :<span style="color:white; background:#E32636;">'''AULA 7'''</span><span style="color:red;"> Dia 08/04/2019 - Avaliação Teórica 1 (AT1)</span> | ||
| − | :<span style="color:white; background:#008B00;">'''AULA 8'''</span>[[ | + | :<span style="color:white; background:#008B00;">'''AULA 8'''</span>[[DIG222802_2019_2_AULA06 | Dia 15/04/2019 - Laboratório 2 (Relógio Digital)]][[DIG222802_2018_2_AULA06b | | Correção da AT1]] |
| − | :<span style="color:white; background:#045FB4;">'''AULA 9'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 9'''</span>[[DIG222802_2019_2_AULA07 | Dia 22/04/2019 - Codificadores e Decodificadores]] |
| − | :<span style="color:white; background:#045FB4;">'''AULA 10'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 10'''</span>[[DIG222802_2019_2_AULA08 | Dia 29/04/2019 - Multiplexadores e Demultiplexadores]]<span style="color:red;"> | REC - 2a. Chamada</span> |
| − | :<span style="color:white; background:#008B00;">'''AULA 11'''</span>[[ | + | :<span style="color:white; background:#008B00;">'''AULA 11'''</span>[[DIG222802_2019_2_AULA09 | Dia 06/05/2019 - Laboratório 3 (Registradores)]] |
| − | :<span style="color:white; background:#045FB4;">'''AULA 12'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 12'''</span>[[DIG222802_2019_2_AULA10 | Dia 13/05/2019 - Memórias]] |
:<span style="color:white; background:#778899;">'''AULA 13'''</span><span style="color:gray;"> Dia 20/05/2019 - Revisão para AT2</span> | :<span style="color:white; background:#778899;">'''AULA 13'''</span><span style="color:gray;"> Dia 20/05/2019 - Revisão para AT2</span> | ||
:<span style="color:white; background:#E32636;">'''AULA 14'''</span><span style="color:red;"> Dia 27/05/2019 - Avaliação Teórica 2 (AT2) </span> | :<span style="color:white; background:#E32636;">'''AULA 14'''</span><span style="color:red;"> Dia 27/05/2019 - Avaliação Teórica 2 (AT2) </span> | ||
| − | :<span style="color:white; background:#045FB4;">'''AULA 15'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 15'''</span>[[DIG222802_2019_2_AULA11 | Dia 03/06/2019 - Introdução ao VHDL | Correção da AT2]] |
| − | :<span style="color:white; background:#045FB4;">'''AULA 16'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 16'''</span>[[DIG222802_2019_2_AULA12 | Dia 10/06/2019 - Simulação do código VHDL (Modelsim)]] |
| − | :<span style="color:white; background:#045FB4;">'''AULA 17'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 17'''</span>[[DIG222802_2019_2_AULA13 | Dia 17/06/2019 - Design de sistemas programáveis (Quartus II)]] |
| − | :<span style="color:white; background:#045FB4;">'''AULA 18'''</span>[[ | + | :<span style="color:white; background:#045FB4;">'''AULA 18'''</span>[[DIG222802_2019_2_AULA14 | Dia 24/06/2019 - Introdução ao FPGA]] |
| − | :<span style="color:white; background:#E32636;">'''AULA 19'''</span><span style="color:red;"> Dia 01/07/2019 - Avaliação Teórica 3 (AT3) |</span> | + | :<span style="color:white; background:#E32636;">'''AULA 19'''</span><span style="color:red;"> Dia 01/07/2019 - Avaliação Teórica 3 (AT3) |</span> |
:<span style="color:white; background:#E32636;">'''AULA 20'''</span>[[DIG222802_2019_1_AULA16 | Dia 08/07/2019 - Resultado Final]] | :<span style="color:white; background:#E32636;">'''AULA 20'''</span>[[DIG222802_2019_1_AULA16 | Dia 08/07/2019 - Resultado Final]] | ||
Edição das 18h33min de 10 de julho de 2019
Unidade Curricular: ELETRÔNICA DIGITAL II
Dados de Identificação
- Habilitação | Bacharel em Engenharia Elétrica (Resolução Nº 15/2015 - 28 de abril de 2015)
- Carga Horária | 3612 horas
- Unidade Curricular | ELETRÔNICA DIGITAL II | Fase: 2 | Código: DI20222802
- Período letivo atual | 2019/2
- Carga Horária | 80h | Teórica: 60h | Prática: 20h
- Pré-requisito | Eletrônica Digital I
Quadro de Avisos
Olá Alunos,
Sejam muito bem vindos ao semestre 2019/2!!!
Prof. Douglas A.
Horário
| Horário | Segunda | Terça | Quarta | Quinta | Sexta |
|---|---|---|---|---|---|
| 13:30 - 14:25 | DIG22802 | ||||
| 14:25 - 15:20 | DIG22802 | ||||
| _I_nterval_o_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ |
| 15:40 - 16:35 | DIG22802 | PRG122804 | |||
| 16:35 - 17:30 | DIG22802 | PRG122804 | |||
| 17:30 - 18:30 | Atendimento | - | PRG122804 | - | - |
| 18:30 - 19:25 | Atendimento | EDI018702 | |||
| 19:25 - 20:20 | EDI018702 | ||||
| Intervalo | - | - | - | - | - |
| 20:40 - 21:35 | |||||
| 21:35 - 22:30 |
Aulas
- AULA 1 Dia 18/02/2019 - Latches | Flip-flops
- AULA 2 Dia 25/02/2019 - Contadores: Assíncronos
- AULA 3 Dia 11/03/2019 - Laboratório 1 (Latches e Mestre-escravo)
- AULA 4 Dia 18/03/2019 - Contadores: Síncronos
- AULA 5 Dia 25/03/2019 - Revisão para AT1 | Laboratório de Simulação (Proteus)
- AULA 6 Dia 01/04/2019 - Registradores
- AULA 7 Dia 08/04/2019 - Avaliação Teórica 1 (AT1)
- AULA 8 Dia 15/04/2019 - Laboratório 2 (Relógio Digital) | Correção da AT1
- AULA 9 Dia 22/04/2019 - Codificadores e Decodificadores
- AULA 10 Dia 29/04/2019 - Multiplexadores e Demultiplexadores | REC - 2a. Chamada
- AULA 11 Dia 06/05/2019 - Laboratório 3 (Registradores)
- AULA 12 Dia 13/05/2019 - Memórias
- AULA 13 Dia 20/05/2019 - Revisão para AT2
- AULA 14 Dia 27/05/2019 - Avaliação Teórica 2 (AT2)
- AULA 15 Dia 03/06/2019 - Introdução ao VHDL | Correção da AT2
- AULA 16 Dia 10/06/2019 - Simulação do código VHDL (Modelsim)
- AULA 17 Dia 17/06/2019 - Design de sistemas programáveis (Quartus II)
- AULA 18 Dia 24/06/2019 - Introdução ao FPGA
- AULA 19 Dia 01/07/2019 - Avaliação Teórica 3 (AT3) |
- AULA 20 Dia 08/07/2019 - Resultado Final
- Em cinza, aulas sem apresentação de novos conteúdos. Exemplo: Avaliações, exercícios, projeto. Em verde são laboratórios. E em vermelho, avaliações regulares e de recuperação.
Atendimento paralelo
- O atendimento extra-classe aos alunos será realizado nas segundas-feiras das 17h30min às 19h30min.
Material de apoio
[1] Apostila de Eletrônica Digital
[2] Eletrônica Digital (slides)
[3] Evolução da Tecnologia Celular
[4] Digital Works - Software de Simulação (free)
