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| Linha 1: |
Linha 1: |
| − | =Flip-Flops=
| |
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| − | Os flip-flops são elementos de circuito que podem apresentar em seu funcionamento apenas dois estados
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| − | estáveis. Não existem estados intermediários entre estes dois estados.
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| − | A aplicação de um sinal de entrada pode mudar o dispositivo de um estado para outro e como a qualquer
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| − | momento podemos saber qual é o estado em que ele se encontra, é possível considerar este circuito como
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| − | uma memória capaz de armazenar um bit.
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| − |
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| − | O flip-flop é o elemento básico das chamadas memórias estáticas. Existem diversos tipos de flip-flops
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| − | encontrados nos circuitos digitais comerciais.
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| − |
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| − |
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| − | ==Tipo RS==
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| − |
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| − | O Flip-Flop R-S (Reset e Set) funciona da seguinte maneira:
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| − |
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| − | O flip-flop R-S tem duas saídas representadas por Q e Q\, assim, na
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| − | condição inicial estável Q estará no nível baixo (0) e Q\ estará no nível alto (1).
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| − | O processo que leva o flip-flop a este estado inicial pronto para funcionar
| |
| − | é muito rápido, não demorando mais do que alguns microssegundos.
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| − | Quando o flip-flop se encontra na situação indicada, com Q=0 e Q\=1,
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| − | dizemos que ele se encontra "setado". A Figura 1 mostra o símbolo utilizado pelo Flip-Flop RS com clock.
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| − |
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| − |
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| − |
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| − | [[Imagem:fig9_DIG222802.png|center|150px]]
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| − | <center>
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| − | Figura 1 - Flip-Flop RS com clock.
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| − | </center>
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| − |
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| − |
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| − | Assim, estando o flip-flop na condição indicada, se desejarmos mudar
| |
| − | o estado, aplicamos o pulso na entrada SET, ficando Q=1 e Q\=0. Desta forma, se desejarmos mudar o estado novamente, aplicamos o pulso na entrada RESET, logo as saídas mudam para Q=0 e Q\=1. A Figura 2 mostra os diagramas de tempo para um FF R-S com clock. <span style="color:red;">Lembre-se que SET e RESET são assíncronos, ou seja, acontecem imediatamente depois de acionados.</span>
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| − |
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| − |
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| − | [[Imagem:fig7_DIG222802.png|center|500px]]
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| − | <center>
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| − | Figura 2 - Diagrama de tempos para o Flip-Flop RS com entrada de clock.
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| − | </center>
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| − |
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| − |
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| − | Se a mudança de estado ou disparo (gatilho) ocorre quando o sinal de clock passa de 0 para 1, os
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| − | flip-flops são denominados "positive edge-triggered", enquanto que, se o disparo ocorre quando o clock vai do
| |
| − | nível 1 para 0, ou seja, na queda do nível lógico, os flip-flops são chamados de "negative edge-triggered".
| |
| − | Neste tipo de circuito é muito importante levar em conta, num projeto de maior velocidade, os tempos em
| |
| − | que todo o processo ocorre. Assim, partindo do diagrama de tempos da Figura 3, vemos que a saída
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| − | do flip-flop só completa sua mudança de estado depois de um certo tempo, do pulso de clock ter sido aplicado.
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| − |
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| − |
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| − | [[Imagem:fig8_DIG222802.png|center|400px]]
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| − | <center>
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| − | Figura 3 - Tempos do flip-flop R-S.
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| − | </center>
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| − |
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| − | Dois tempos são importantes neste tipo de circuito.
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| − |
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| − | *tH: Hold Time ou Tempo de Manutenção é o tempo em que a entrada
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| − | deve permanecer ainda no circuito para que seu nível lógico seja
| |
| − | reconhecido pelo flip-flop.
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| − | *tS: Setup Time ou tempo em que a entrada do flip-flop deve permanecer
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| − | no estado desejado antes da transição do clock que vai provocar a
| |
| − | mudança de estado do circuito.
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| − |
| |
| − | ==Tipo D==
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| − |
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| − | O Flip-Flop tipo D funciona da seguinte maneira: Quando houver variação do clock, o valor guardado na saída do flip-flop será igual ao valor da entrada D (dados) naquele momento.
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| − |
| |
| − | O circuito do flip-flop do tipo D pode ser construído a partir do circuito do flip-flop RS controlado, basta adicionar uma porta inversora entre R e S fazendo com que as entradas sempre sejam invertidas uma da outra. Desse modo não vamos ter R=0 e S=0 ou R=1 e S=1 o que evita o chamado "estado proibido". A Figura 4 mostra essa configuração.
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| − |
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| − | [[Imagem:fig10_DIG222802.png|center|250px]]
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| − | <center>
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| − | Figura 4 - Circuito do flip-flop tipo D utilizando o RS controlado.
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| − | </center>
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| − |
| |
| − | {| border="1" cellpadding="5" cellspacing="0" style="text-align: center;"
| |
| − | |+'''FF D'''
| |
| − | |-
| |
| − | ! style="background:#4069e1; width: 20px;" | D
| |
| − | ! style="background:#4069e1; width: 20px;" | Q
| |
| − | |-
| |
| − | | 0
| |
| − | | 0
| |
| − | |-
| |
| − | | 1
| |
| − | | 1
| |
| − | |}
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| − |
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| − |
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| − | Observe que pelo fato do flip-flop tipo D possuir apenas uma entrada faz com que a sua tabela verdade possua somente duas linhas, já que com uma entrada são possíveis apenas dois valores 0 ou 1. O C, de controle, na verdade se transforma em clock (CK) nas distribuições comerciais, além do possuir preset (PR) e clear (CLR). A Figura 5 apresenta um flip-flop tipo D com preset e clear ativos pela borda de subida do clock (a) e borda de descida do clock (b).
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| − |
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| − |
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| − | [[Imagem:fig11_DIG222802.png|center|250px]]
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| − | <center>
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| − | Figura 5 -Flip-flop tipo D com preset e clear ativos pela: (a) borda de subida e (b) borda de descida do clock.
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| − | </center>
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| − |
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| − | ==Tipo JK==
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| − |
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| − | No Flip-Flop J-K quando houver variação do clock, o valor guardado no flip-flop será alternado se as entradas J e K forem iguais a 1 e será mantido se ambas forem iguais a 0. No caso de serem diferentes, então o valor se tornará 1 se a entrada J (Jump) for 1 e será 0 se a entrada K (Kill) for 1. A Figura 6 mostra o símbolo utilizado para o flip-flop JK.
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| − |
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| − | [[Imagem:fig12_DIG222802.png|center|150px]]
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| − | <center>
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| − | Figura 6 - Flip-flop JK com preset e clear.
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| − | </center>
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| − |
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| − |
| |
| − | {| border="1" cellpadding="5" cellspacing="0" style="text-align: center;"
| |
| − | |+'''FF JK'''
| |
| − | |-
| |
| − | ! style="background:#4069e1; width: 20px;" | J
| |
| − | ! style="background:#4069e1; width: 20px;" | K
| |
| − | ! style="background:#4069e1; width: 20px;" | Q
| |
| − | |-
| |
| − | | 0
| |
| − | | 0
| |
| − | | Q
| |
| − | |-
| |
| − | | 0
| |
| − | | 1
| |
| − | | 0
| |
| − | |-
| |
| − | | 1
| |
| − | | 0
| |
| − | | 1
| |
| − | |-
| |
| − | | 1
| |
| − | | 1
| |
| − | | Q\
| |
| − | |}
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| − |
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| − |
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| − | O flip-flop J-K aprimora o funcionamento do flip-flop RS interpretando a condição S = R = 1 (proibido) como um comando de inversão.
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| − |
| |
| − | Especificamente, a combinação J = 1, K = 0 é um comando para ativar (set) a saída do flip-flop. A combinação J = 0, K = 1 é um comando para desativar (reset) a saída do flip-flop; e a combinação J = K = 1 é um comando para inverter o flip-flop, trocando o sinal de saída pelo seu complemento.
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| − |
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| − | ==Tipo T==
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| − |
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| − | Assim como se modifica o flip-flop R-S colocando um porta inversora entre as entradas R e S para criar o flip-flop tipo D, podemos fazer um curto-circuito entre J e K e o flip-flop J-K se torna um flip-flop T. A Figura 7 apresenta como transformar um flip-flop do tipo JK em tipo T.
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| − |
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| − | [[Imagem:fig13_DIG222802.png|center|250px]]
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| − | <center>
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| − | Figura 7 - Transformando flip-flip JK em T.
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| − | </center>
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| − |
| |
| − | {| border="1" cellpadding="5" cellspacing="0" style="text-align: center;"
| |
| − | |+'''FF T'''
| |
| − | |-
| |
| − | ! style="background:#4069e1; width: 20px;" | T
| |
| − | ! style="background:#4069e1; width: 20px;" | Q
| |
| − | |-
| |
| − | | 0
| |
| − | | Q
| |
| − | |-
| |
| − | | 1
| |
| − | | Q\
| |
| − | |}
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| − |
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| − | O flip-flop tipo T funciona da seguinte forma: Quando houver variação do clock, o valor guardado no flip-flop será alternado ou mantido dependendo se o valor na entrada T (Toggle) for 1 ou 0. Assim, quando T=1 a saída vai para Q\ e quando T=0 a saída permanece como estava.
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| − |
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| − | =Laboratório 1=
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| − |
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| − | O primeiro experimento da turma de Digital 2 da Engenharia vai ser realizado na LabELETRO entre 16h às 17h45min. Está dividido em duas etapas: A primeira trata-se de testar o funcionamento de um latch RS controlado feito a partir das portas lógicas AND (E) e NOR (NOU) comprovando a tabela verdade. A segunda etapa é testar o funcionamento dos flip-flops D na configuração mestre-escravo também comprovando a tabela verdade.
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| − |
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| − | ==Parte I==
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| − | ;Objetivo:
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| − | Testar o funcionamento de um circuito latch RS controlado, feito a partir das portas lógicas AND (E) e NOR (NOU) como mostra a Figura 8.
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| − |
| |
| − | [[Imagem:fig4_DIG222802.png|center|300px]]
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| − | <center>
| |
| − | Figura 8 - Latch RS controlado.
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| − | </center>
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| − |
| |
| − |
| |
| − | {| border="1" cellpadding="5" cellspacing="0" style="text-align: center;"
| |
| − | |+'''Tabela Verdade'''
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| − | |-
| |
| − | ! style="background:#4069e1; width: 20px;" | C
| |
| − | ! style="background:#4069e1; width: 20px;" | R
| |
| − | ! style="background:#4069e1; width: 20px;" | S
| |
| − | ! style="background:#4069e1; width: 20px;" | Q
| |
| − | |-
| |
| − | | 0
| |
| − | | X
| |
| − | | X
| |
| − | | Qa
| |
| − | |-
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| − | | 1
| |
| − | | 0
| |
| − | | 0
| |
| − | | Qa
| |
| − | |-
| |
| − | | 1
| |
| − | | 0
| |
| − | | 1
| |
| − | | 1
| |
| − | |-
| |
| − | | 1
| |
| − | | 1
| |
| − | | 0
| |
| − | | 0
| |
| − | |-
| |
| − | | 1
| |
| − | | 1
| |
| − | | 1
| |
| − | |proibido
| |
| − | |}
| |
| − | *Qa: saída do estado anterior.
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| − |
| |
| − | ==Procedimento==
| |
| − |
| |
| − | #Formar as 10 equipes com 2 ou 3 integrantes;
| |
| − | #Desenhar as ligações já utilizando o esquemático dos CIs;
| |
| − | #Montar o circuito na banca digital, os CIs devem ficar com chanfro voltado para cima;
| |
| − | ## Fazer a ligação de VCC e GND;
| |
| − | ## Fazer a ligação de PR\ (preset) e CLR\ (clear) em VCC ou numa chave. Lembrando que são ativos baixos;
| |
| − | ## Fazer a ligação entre as portas lógicas dos circuitos integrados;
| |
| − | ## Fazer a ligação de R, S e C com chaves seletoras;
| |
| − | ## Fazer a ligação das Saídas Q e Q\ aos LEDs;
| |
| − | #Testar a tabela verdade.
| |
| − |
| |
| − | ==Parte II==
| |
| − |
| |
| − | ;Objetivo: Testar o funcionamento de um Flip-flop D na configuração mestre–escravo a partir do CI 7474 e uma porta inversora. O circuito a ser montado pode ser visto na Figura 9.
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| − |
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| − |
| |
| − | [[Imagem:fig6_DIG222802.png|center|400px]]
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| − | <center>
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| − | Figura 9 - Flip-flop tipo D na configuração mestre–escravo.
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| − | </center>
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| − |
| |
| − |
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| − |
| |
| − | {| border="1" cellpadding="5" cellspacing="0" style="text-align: center;"
| |
| − | |+'''FF tipo D'''
| |
| − | |-
| |
| − | ! style="background:#4069e1; width: 20px;" | D
| |
| − | ! style="background:#4069e1; width: 20px;" | Q
| |
| − | ! style="background:#4069e1; width: 20px;" | Q\
| |
| − | |-
| |
| − | | 0
| |
| − | | 0
| |
| − | | 1
| |
| − | |-
| |
| − | | 1
| |
| − | | 1
| |
| − | | 0
| |
| − | |}
| |
| − |
| |
| − | ==Procedimento==
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| − |
| |
| − | #Mesmas equipes;
| |
| − | #Desenhar as ligações já utilizando o esquemático dos CIs;
| |
| − | #Montar o circuito na banca digital, os CIs devem ficar com chanfro voltado para cima;
| |
| − | ## Fazer a ligação de VCC e GND
| |
| − | ## Fazer a ligação de PRE e CLR nas chaves seletoras.
| |
| − | ## Fazer a ligação entre as FF passando pela inversora
| |
| − | ## Fazer a ligação de D e Clock com chaves seletoras
| |
| − | ## Fazer a ligação das Saídas Qm e Qs aos LEDs
| |
| − | #Construir a tabela verdade para Qm e Qs a partir da simulação dos pulsos de clock (ligar e desligar a chave).
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| − | #Ligar o clock a uma frequência de 1Hz e ver o que acontece.
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| − |
| |
| − | =Material Utilizado=
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| − |
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| − | #CI 7402 (NOR) (Figura 10)
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| − | #CI 7404 (INV) (Figura 11)
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| − | #CI 7408 (AND) (Figura 12)
| |
| − | #CI 7474 (FF tipo D) (Figura 13)
| |
| − | #fios diversos
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| − | #bancada digital
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| − |
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| − | =Esquemáticos dos CIs=
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| − |
| |
| − |
| |
| − | [[Imagem:CI_7402.png|center|250px]]
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| − | <center>
| |
| − | Figura 10 - Esquemático do CI 7402 - Portas NOR.
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| − | </center>
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| − |
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| − |
| |
| − | [[Imagem:CI_7404.png|center|250px]]
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| − | <center>
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| − | Figura 11 - Esquemático do CI 7404 - Portas Inversoras.
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| − | </center>
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| − |
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| − |
| |
| − | [[Imagem:CI_7408.png|center|250px]]
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| − | <center>
| |
| − | Figura 12 - Esquemático do CI 7408 - Portas AND.
| |
| − | </center>
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| − |
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| − |
| |
| − | [[Imagem:CI_7474.png|center|250px]]
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| − | <center>
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| − | Figura 13 - Esquemático do CI 7474 - Dois FF tipo D.
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| − | </center>
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| − |
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| − | =Relatório=
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| − |
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| − | O relatório deverá ser entregue até o dia da primeira avaliação (AP1). As equipes que não terminaram as duas partes do experimento, podem fazer somente da parte que foi realizada (RS com controle). O relatório deve ser enviado por meio digital no formato PDF para o endereço '''douglasars@gmail.com'''.
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| − |
| |
| − | ==Normas para elaboração do relatório==
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| − |
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| − | http://wiki.sj.ifsc.edu.br/images/9/9d/Modelo_Relat%C3%B3rio_aula_pratica_DouglasARS.pdf
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| − |
| |
| − | <blockquote style="background: #FFEEFF; border: 1px solid red; margin-left: 0px; margin-right: 0px; padding: 1em;">
| |
| − | Nota: Utilizem preferencialmente o LibreOffice Writer e exportem o arquivo PDF ao final (Arquivo >> Exportar como PDF).
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| − | </blockquote>
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| − |
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| − | =Equipes=
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| − |
| |
| − |
| |
| − |
| |
| − |
| |
| − | =Referências=
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| − |
| |
| − | [1] http://www.inf.ufsc.br/~guntzel/isd/isd4.pdf
| |
| − |
| |
| − | [2] TOCCI, Ronald J.; WIDMER N. S.; GREGOGRY L. M. Sistemas digitais: princípios e aplicações. São Paulo: Prentice Hall, 2003.
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| − |
| |
| − | [3] http://www.cburch.com/logisim/docs/2.7/pt/html/libs/mem/flipflops.html
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| | | | |
| | | | |
