Conhecendo os dispositivos lógicos programáveis - QUARTUS II

Este experimento visa conhecer a estrutura interna dos dispositivos lógicos programáveis. Será utilizado como base o software Quartus II e os dispositivos da ALTERA.

Inserindo um circuito para programação

Abra um diagrama esquemático no Quartus II (File > Design Files > Block Diagram. Clique em para selecionar os símbolos e insira um contador "74161" (name: 74161). Em seguida clique em para inserir os pinos de entrada e saídas. Opcionalmente você pode usar o botão direito do mouse e inserir todos os pinos de entrada e saída selecionando Generate Pins for Symbol Ports.

Após salvar o arquivo como "Ckt74161.bdf" em uma pasta vazia com nome AULA1, crie um projeto Ckt74161 utilizando a família MAX II com o dispositivo device=EPM240F100C4.

Após salvar o arquivo "Ckt74161.bdf", o software oferece a opção de criar um projeto para o arquivo. Clique [Yes]. Em seguida clique [Next]. Selecione a pasta AULA1, e mantenha o nome do projeto e a top-level entity como Ckt74161, clicando [Next]. Clique novamente [Next] na tela de inclusão dos arquivos, pois o seu arquivo Ckt74161.bdf já foi incluído. No próxima tela de seleção da familia de DLPs e do número do dispositivo selecione Device Family: MAX II e Available device: EPM240F100C4, e clique em [Next], [Next] e [Finish] pois não há nenhum dado para ser alterado nestas telas de configuração.

ATENÇÃO!!!: O Quartus não aceita caminhos de pastas com espaços, acentos ou outros caracteres exceto letras, números e "_"

Observando a estrutura interna do PLD

Após isso compile o projeto (Processing > Start Compilation). Depois de terminada a compilação, clique com o botão direito do mouse sobre o CI 74161 no diagrama esquemático e (Locate > Locate in Chip Planner) o que fará abrir o Chip Planner, indicando onde o 74161 está localizado. Note que várias cores são utilizada para indicar diferentes tipos de circuitos lógico e taxas de ocupação.

Figura - Taxa de ocupação no Chip Planner

Na figura acima as áreas indicadas em marrom correspondem aos pinos de entrada/saída (I/O). A intensidade indica a ocupação dos pinos e do circuito correspondente a cada pino. As áreas em azul corresponde aos Logic Array Blocks (LABs), onde cada LAB contem 10 elementos lógicos. Para visualizar o interior desses circuito e sua ocupação clique sobre um desses elementos lógicos (ou sobre o pino de I/O) e observe o circuito na janela Node Properties.

Figura - Circuito do pino de I/O da família MAX II

Figura - Circuito do elemento lógico da família MAX II

Para observar os barramentos e as interconexões possíveis dentro o dispositivos, selecione na janela Layers Settings. Use o zoom para visualizar melhor a região desejada

[x] Local Routing

[x] Global Routing

[x] Ports

Figura - Barramentos de roteamento da família MAX II

Se quiser apenas observar os recursos que estão sendo utilizados desselecione na janela Layers Settings [ ] Unused resources.

Atividade Complementar

• Modifique a família : Cyclone IV E e o dispositivo para EP4CE6E22A7, e observe principalmente a mudança que ocorre tanto no tipo de Elemento Lógico e também no circuito dos pinos de I/O. Este FPGA também apresenta novos componentes, tais como: Memória, Multiplicadores, PLLs.
• Modifique a família : Arria II GX e o dispositivo para EP2AGX45CU17C4, e observe principalmente a mudança que ocorre tanto no tipo de Elemento Lógico (ALUT) que possui um circuito somador de 1 bit e também no circuito dos pinos de I/O. Este FPGA também apresenta novos componentes, tais como: Memória interna, Elementos DSP, PLL, DLL.