Configuração e uso do Signal Tap

O software Quartus® II possui uma ferramenta de depuração a nível de sistema chamado SignalTap II que pode capturar e mostrar os sinais em qualquer FPGA em tempo real.

• Para configurar o SignalTap II, consulte o tutorial da ALTERA SIGNAL TAP II WITH VHDL DESIGNS.
• Mais informações podem ser encontradas em Design Debugging Using the SignalTap II Logic Analyzer

Resumo das dicas para uso

• 1. Antes de começar a usar o SignalTap II, faça a compilação (ou analise e sintese) do projeto para que os nomes dos objetos estejam disponíveis.
• 2. Open the SignalTap II window by selecting [File > New], which gives the window shown in Figure 3. Choose SignalTap II Logic Analyzer File and click [OK].
• 3. Save the file under the name "filename.stp". Click OK. For the dialog "Do you want to enable SignalTap II file "filename.stp" for the current project?" click Yes. The file "filename.stp" is now the SignalTap file associated with the project.

Also, it is possible to have multiple SignalTap files for a given project, but only one of them can be enabled at a time. Having multiple SignalTap files might be useful if the project is very large and different sections of the project need to be probed.

• 4. We now need to add the nodes in the project that we wish to probe. In the Setup tab of the SignalTap II window, double-click in the area labeled Double-click to add nodes, bringing up the Node Finder window. Click on [$\downarrow$] to show more search options. For the Filter field, select [SignalTap II:pre-synthesis]. Click [List]. This will now display all the nodes that can be probed in the project. Select the nodes you want to probe, and then click the button [>>] to add them to be probed. Then click [OK].
• 5. Before the SignalTap analyzer can work, we need to specify what clock is going to run the SignalTap module that will be instantiated within our design. To do this, in the Clock box of the Signal Configuration pane of the SignalTap window, click [...], which will again bring up the Node Finder window. Select List to display all the nodes that can be added as the clock, and then double-click 'your_clock'. Click [OK].

Exemplo de uso do Analisador Lógico "SignalTap II"

Para exemplificar o uso do SignalTap, iremos utilizar o kit Mercúrio IV da Macnica. É necessário uma caixa de som com conector P2 stereo, e um cabo P2 macho - P2 macho. Pode ser muito útil também um smartphone com aplicativo para geração de formas de onda.

• 1.Baixe o arquivo Labx11.qar, que contem o código VHDL do hardware de acesso aos conversores AD e DA, assim como um circuito de geração de senoide.
• 2. Restaure, compile e carregue o projeto no FPGA. No conector P2-verde do DAC deve estar sendo gerada uma senoide (conecte a caixa de som para ouvir).

:ANTENÇÃO!!! Não conecte um fone de ouvido a esta saída enquanto estiver testando circuitos, pois podem ser gerador níveis de sinais extremamente altos. *3. Crie um arquivo de análise para o SignalTap, incluindo os sinais conforme mostrado na figura abaixo. Selecione como condição de trigger o nível "1" para a KEY[11] (clique direito sobre a condição).

• 4. Use o sinal 'CLOCK_50MHz como sinal de amostragem para o SignalTap. Selecione [Sample depth = 512 (ou 16k)], [Storage qualifier Type = Continuous], [Trigger flow control = Sequencial], [Trigger position = Pré trigger position].

• 5. Salve o arquivo do SignalTap e assegure-se que ele foi incluído no seu projeto. Faça a compilação completa do código e programe o FPGA.
• 6. Para receber os sinais no analisador lógico (SignalTap) troque para a aba [DATA] e execute [Processing > Run Analysis] para capturar um conjunto de dados igual a [Sample depth = 512 (ou 16k)]. Se quiser capturar continuamente os dados execute [Processing > Autorun Analysis]. Note que os dados serão adquiridos apenas enquanto a chave KEY[11] estiver acionada.
• 7. Mude a condição de trigger da KEY[11] para [DON'T CARE]. Não é necessário reprogramar o FPGA para mudar condições de trigger.
• 8. Conecte uma fonte de audio externa ao conector P2-azul do ADC. Use um smartphone ou faça um loopback com o cabo P2-P2. Verifique que o sinal analógico convertido para digital pode ser observado na saída data_1_o do módulo do conversor_AD.