Mudanças entre as edições de "Códigos VHDL para uso nas Aulas 2011-1"
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| Linha 108: | Linha 108: | ||
end process; | end process; | ||
end architecture v2; | end architecture v2; | ||
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| + | </syntaxhighlight> | ||
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| + | --> | ||
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| + | <!-- | ||
| + | == Descrição do hardware de um Flip Flop tipo D == | ||
| + | O circuito descrito é ativo a entrada de clk sensível a borda de subida | ||
| + | |||
| + | <syntaxhighlight lang=text> | ||
| + | |||
| + | entity FFD is | ||
| + | port ( | ||
| + | clk, D: in bit; | ||
| + | Q: out bit | ||
| + | ); | ||
| + | end entity FFD; | ||
| + | |||
| + | architecture v1 of FFDis | ||
| + | |||
| + | begin | ||
| + | |||
| + | process (clk) | ||
| + | begin | ||
| + | if (clk’event and clk=’1’) then -- este evento só ocorre na borda de subida do clk (rising edge) | ||
| + | Q <= D; | ||
| + | end if; | ||
| + | end process; | ||
| + | |||
| + | end architecture v1; | ||
</syntaxhighlight> | </syntaxhighlight> | ||
--> | --> | ||
Edição das 20h41min de 12 de agosto de 2010
Descrição do hardware de uma porta E
entity PortaE is
port
(
-- Input ports
A,B : in bit;
-- Output ports
C : out bit
);
end entity PortaE;
architecture v1 of PortaE is
begin
C <= A and B;
end architecture v1;
Descrição do hardware de um Latch tipo D
O circuito descrito é ativo a entrada alto a entrada EN e ativo ao reset baixo RST
library IEEE;
use IEEE.std_logic_1164.all;
entity LAD is
port(
D, EN, RST: in std_logic;
Q: out std_logic
);
end entity LAD;
architecture v1 of LAD is
begin
process (D,EN,RST)
begin
if (RST = '0') then
Q <= '0'; -- reset ocorre quando RST=0
elsif (EN = '1') then
Q <= D; -- O valor de D passa para Q quando EN=1
-- note que a falta do uso de um else indica que nada deve ser feito caso contrário,
-- portanto o valor anterior de D permanece inalterado -> armazenamento (storage state)
end if;
end process;
end architecture v1;