Mudanças entre as edições de "DIG222802 AULA13"
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| + | Ferramentas de debug e simulação são grandes aliados no desenvolvimento de aplicações embarcadas, pois facilitam a vida do desenvolvedor, em FPGA é extremamente recomendado que todo o código seja testado em um simulador antes de ser sintetizado em um FPGA. Nesta aula será apresentado um rápido tutorial de modelsim. | ||
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| + | O processo de gravar o FPGA e testar é muito mais demorado do que simplesmente rodar o simulador. Além disso não existem muitas interfaces da FPGA com o mundo externo, é praticamente impossível saber sobre tudo que está acontecendo no seu sistema em tempo real. Alguns bugs são difíceis de serem encontrados em tempo de execução pois podem ocorrer só em situações especificas que demoram muito a acontecer ou por necessitar de vários equipamentos externos para simular a situação em que ocorreriam. | ||
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| + | O Modelsim é um simulador de HDL (''Hardware Description Language'') desenvolvido pela Mentor Graphics. Ele suporta a simulação das linguagens VHDL e Verilog e pode simular o código a nível de RTL (''Register Transfer Level'') e ''Gate Level''. Em nível de RTL é analisado o circuito a nível de comportamento dos registradores e em Gate Level é analisado a nível de netlist com inclusão de atrasos das portas lógicas e etc. | ||
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| + | Vamos por partes, começando do mais simples. Neste tutorial, como exemplo, vamos apresentar o que é necessário para realizar a simulação da aplicação e seu de comportamento. | ||
Edição das 12h16min de 11 de julho de 2016
Tutorial Modelsim
Ferramentas de debug e simulação são grandes aliados no desenvolvimento de aplicações embarcadas, pois facilitam a vida do desenvolvedor, em FPGA é extremamente recomendado que todo o código seja testado em um simulador antes de ser sintetizado em um FPGA. Nesta aula será apresentado um rápido tutorial de modelsim.
O processo de gravar o FPGA e testar é muito mais demorado do que simplesmente rodar o simulador. Além disso não existem muitas interfaces da FPGA com o mundo externo, é praticamente impossível saber sobre tudo que está acontecendo no seu sistema em tempo real. Alguns bugs são difíceis de serem encontrados em tempo de execução pois podem ocorrer só em situações especificas que demoram muito a acontecer ou por necessitar de vários equipamentos externos para simular a situação em que ocorreriam.
O Modelsim é um simulador de HDL (Hardware Description Language) desenvolvido pela Mentor Graphics. Ele suporta a simulação das linguagens VHDL e Verilog e pode simular o código a nível de RTL (Register Transfer Level) e Gate Level. Em nível de RTL é analisado o circuito a nível de comportamento dos registradores e em Gate Level é analisado a nível de netlist com inclusão de atrasos das portas lógicas e etc.
Vamos por partes, começando do mais simples. Neste tutorial, como exemplo, vamos apresentar o que é necessário para realizar a simulação da aplicação e seu de comportamento.
Objetivo
Referências
[1] https://www.altera.com/products/design-software/model---simulation/modelsim-altera-software.html
[2] http://www.embarcados.com.br/tutorial-de-modelsim-vhdl-fpga/
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