Mudanças entre as edições de "DIG222802 2017 1"
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:<span style="color:white; background:#0080FF;">'''AULA 9'''</span>[[DIG222802_2017_1_AULA07 | Dia 11/04/2017 - Codificadores e Decodificadores]] | :<span style="color:white; background:#0080FF;">'''AULA 9'''</span>[[DIG222802_2017_1_AULA07 | Dia 11/04/2017 - Codificadores e Decodificadores]] | ||
:<span style="color:white; background:#4069e1;">'''AULA 10'''</span>[[DIG222802_2017_1_AULA09 | Dia 18/04/2017 - Multiplexadores e Demultiplexadores]] | :<span style="color:white; background:#4069e1;">'''AULA 10'''</span>[[DIG222802_2017_1_AULA09 | Dia 18/04/2017 - Multiplexadores e Demultiplexadores]] | ||
− | :<span style="color:white; background:#32CD32;">'''AULA | + | :<span style="color:white; background:#32CD32;">'''AULA 11'''</span>[[DIG222802_2017_1_AULA08 | Dia 25/04/2017 - Laboratório 3 (Registradores)]] |
− | :<span style="color:white; background:# | + | :<span style="color:white; background:#4069e1;">'''AULA 12'''</span>[[DIG222802_2017_1_AULA10 | Dia 02/05/2017 - Demux (continuação) | Memórias]] |
− | :<span style="color:white; background:# | + | :<span style="color:white; background:#E32636;">'''AULA 13'''</span><span style="color:red;"> Dia 09/05/2017 - Avaliação Teórica 2 (AT2) </span> |
− | :<span style="color:white; background:#4069e1;">'''AULA 14'''</span>[[DIG222802_2017_1_AULA11 | Dia 16/05/2017 - VHDL]] | + | :<span style="color:white; background:#4069e1;">'''AULA 14'''</span>[[DIG222802_2017_1_AULA11 | Dia 16/05/2017 - Entrega da AT2 | VHDL]] |
:<span style="color:white; background:#32CD32;">'''AULA 15'''</span>[[DIG222802_2017_1_AULA12 | Dia 23/05/2017 - Simulação do código VHDL (Modelsim)]] | :<span style="color:white; background:#32CD32;">'''AULA 15'''</span>[[DIG222802_2017_1_AULA12 | Dia 23/05/2017 - Simulação do código VHDL (Modelsim)]] | ||
:<span style="color:white; background:#32CD32;">'''AULA 16'''</span>[[DIG222802_2017_1_AULA13 | Dia 30/05/2017 - Design de sistemas programáveis (Quartus II)]] | :<span style="color:white; background:#32CD32;">'''AULA 16'''</span>[[DIG222802_2017_1_AULA13 | Dia 30/05/2017 - Design de sistemas programáveis (Quartus II)]] | ||
+ | :<span style="color:white; background:#4069e1;">'''AULA 17'''</span>[[DIG222802_2017_1_AULA14 | Dia 06/06/2017 - Introdução ao FPGA ]] | ||
+ | :<span style="color:white; background:#E32636;">'''AULA 18'''</span><span style="color:red;"> Dia 13/06/2017 - Avaliação Teórica 3 (AT3)</span> | ||
+ | :<span style="color:white; background:#4069e1;">'''AULA 19'''</span>[[DIG222802_2017_1_AULA15 | Dia 20/06/2016 - Resultado Final antes da REC]] | ||
+ | :<span style="color:white; background:#E32636;">'''AULA 20'''</span><span style="color:red;"> Dia 27/06/2017 - REC</span> | ||
+ | :<span style="color:red; background:yellow;">'''EXTRA'''</span>[[DIG222802_2017_1_AULA16 | Dia 29/06/2017 - Resultado Final]] | ||
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:''<span style="color:gray;">Em cinza, aulas sem apresentação de novos conteúdos. Exemplo: Avaliações, exercícios, projeto. Em verde são laboratórios. E em vermelho, avaliações regulares e de recuperação.''</span> | :''<span style="color:gray;">Em cinza, aulas sem apresentação de novos conteúdos. Exemplo: Avaliações, exercícios, projeto. Em verde são laboratórios. E em vermelho, avaliações regulares e de recuperação.''</span> |
Edição atual tal como às 11h07min de 29 de junho de 2017
Unidade Curricular: ELETRÔNICA DIGITAL II
Dados de Identificação
- Habilitação | Bacharel em Engenharia Elétrica (Resolução Nº 15/2015 - 28 de abril de 2015)
- Carga Horária | 3612 horas
- Unidade Curricular | ELETRÔNICA DIGITAL II | Fase: 2 | Código: DIG222802
- Período letivo atual | 2017/1
- Carga Horária | 80h | Teórica: 60h | Prática: 20h
- Pré-requisito | Eletrônica Digital I
Quadro de Avisos
Atenção Alunos,
Os resultados finais antes da REC já estão disponíveis.
Prof. Douglas A.
Plano de Ensino
Plano de Ensino da Unidade Curricular | PE_DIG222802_2017-1.pdf
Horário
Horário | Segunda | Terça | Quarta | Quinta | Sexta |
---|---|---|---|---|---|
13:30 - 14:25 | DIG22802 | ||||
14:25 - 15:20 | DIG22802 | ||||
_I_nterval_o_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ | _I_n_t_er_v_alo_ |
15:40 - 16:35 | DIG22802 | ||||
16:35 - 17:30 | DIG22802 | Atendimento | |||
17:30 - 18:30 | - | - | Atendimento | - | - |
18:30 - 19:25 | EDI18701 A-B | EDI18701 B | CEL18702 | ||
19:25 - 20:20 | EDI18701 A-B | EDI18701 B | CEL18702 | ||
Intervalo | - | - | - | - | - |
20:40 - 21:35 | CEL18702 | EDI18701 A | PIS18702 | ||
21:35 - 22:30 | CEL18702 | EDI18701 A | PIS18702 |
Aulas
- AULA 1 Dia 07/02/2017 - Aula Inaugural | Latches | Flip-flops
- AULA 2 Dia 14/02/2017 - Laboratório 1 (Latches)
- AULA 3 Dia 21/02/2017 - Contadores: Assíncronos
- AULA 4 Dia 07/03/2017 - Contadores: Síncronos
- AULA 5 Dia 14/03/2017 - Laboratório de Simulação 1 - Proteus
- AULA 6 Dia 21/03/2017 - Avaliação Teórica 1 (AT1)
- AULA 7 Dia 28/03/2017 - Registradores
- AULA 8 Dia 04/04/2017 - Correção da AT1 | Laboratório 2 (Relógio Digital)
- AULA 9 Dia 11/04/2017 - Codificadores e Decodificadores
- AULA 10 Dia 18/04/2017 - Multiplexadores e Demultiplexadores
- AULA 11 Dia 25/04/2017 - Laboratório 3 (Registradores)
- AULA 12 Dia 02/05/2017 - Demux (continuação) | Memórias
- AULA 13 Dia 09/05/2017 - Avaliação Teórica 2 (AT2)
- AULA 14 Dia 16/05/2017 - Entrega da AT2 | VHDL
- AULA 15 Dia 23/05/2017 - Simulação do código VHDL (Modelsim)
- AULA 16 Dia 30/05/2017 - Design de sistemas programáveis (Quartus II)
- AULA 17 Dia 06/06/2017 - Introdução ao FPGA
- AULA 18 Dia 13/06/2017 - Avaliação Teórica 3 (AT3)
- AULA 19 Dia 20/06/2016 - Resultado Final antes da REC
- AULA 20 Dia 27/06/2017 - REC
- EXTRA Dia 29/06/2017 - Resultado Final
- Em cinza, aulas sem apresentação de novos conteúdos. Exemplo: Avaliações, exercícios, projeto. Em verde são laboratórios. E em vermelho, avaliações regulares e de recuperação.
Atendimento paralelo
- O atendimento extra-classe aos alunos será realizado nas quartas-feiras das 16h30min às 18h30min.
Material de apoio
[1] Apostila de Eletrônica Digital
[2] Eletrônica Digital (slides)