Mudanças entre as edições de "DLP2-EngTel (página)"
| Linha 113: | Linha 113: | ||
:* Questões relacionadas com o Leiaute do circuito | :* Questões relacionadas com o Leiaute do circuito | ||
::* Exemplos de circuitos XOR; (Ex:L7.15 - 7.18 ) | ::* Exemplos de circuitos XOR; (Ex:L7.15 - 7.18 ) | ||
| − | ::* Exemplos de Deslocador (''shifter'') (Ex: ):: | + | ::* Exemplos de Deslocador (''shifter'') (Ex: ) |
| + | ::* Exemplos de Multiplicadores (Ex: ) | ||
::Ver pag. 163 a 211 de <ref name="PONG2006a" /> | ::Ver pag. 163 a 211 de <ref name="PONG2006a" /> | ||
::Ver também os slides [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture03-efficient_comb_circuits.pdf Unidade 3: Eficiência de Circuitos Combinacionais] | ::Ver também os slides [http://docente.ifsc.edu.br/arliones.hoeller/dlp2/slides/dlp29007-lecture03-efficient_comb_circuits.pdf Unidade 3: Eficiência de Circuitos Combinacionais] | ||
| Linha 119: | Linha 120: | ||
<!-- | <!-- | ||
| − | |||
;Aula 12 (28 Set) - Marcos: | ;Aula 12 (28 Set) - Marcos: | ||
* Eficiência de Circuitos Combinacionais | * Eficiência de Circuitos Combinacionais | ||
Edição das 23h59min de 27 de março de 2017
Dispositivos Lógicos Programáveis II
- Professores: Arliones Hoeller e Marcos Moecke
- Plano de Ensino (NÃO OFICIAL - SENDO REVISTO)
- Cronograma
- Horário das aulas e atendimento paralelo
Notas
Material de aula
Registro on-line das aulas
Unidade 1
- Aula 1 (14 Fev) - Arliones
- Aula 6 (15 Mar) - Marcos
- Processo de Síntese do código VDHL
- Limitações dos softwares de EDA: Computabilidade, Complexidade Computacional
- Realização dos operadores VHDL: simplificações para operando constante
- Realização dos tipos de dados: Alta impedância 'Z' -> buffer tri-state;
- Realização dos tipos de dados: uso de don't care '-'
- Ver pag. 125 a 137 de [1]
- Aula 7 (21 Mar) - Marcos
- Processo de Síntese do código VDHL: Analise das temporizações:
- Tempos de propagação, caminho crítico, caminho falso,
- Síntese com restrições temporais,
- Perigos/Armadilhas (Glitches estáticos e dinâmicos, circuitos sensíveis ao atraso)
- Ver pag. 137 a 162 de [1]
- Ver também os slides Unidade 2: Processo de Síntese do código VDHL
Unidade 2
- Aula 2 (15 Fev) - Arliones
-
- Configuração e geração de processadores em FPGA
- Aula 3 (21 Fev) - Arliones
-
- Desenvolvimento de software embarcado no NIOS2.
- Aula 4 (07 Mar) - Arliones
-
- Integração de processadores com lógica externa em FPGA.
- Aula 5 (14 Mar) - Arliones
-
- Depuração via analisador lógico embarcado em FPGA.
Unidade 3
- Aula 10 (28 Mar) - Marcos
- Eficiência de Circuitos Combinacionais
- Compartilhamento de Operadores (Ex: 7.2.1, 7.2.2, 7.2.3, 7.2.4)
- Compartilhamento de funcionalidades (Ex: L7.1, L7.2, L7.3, L7.4, L7.5)
- Análise da área (Elementos Lógicos) x tempo de propagação.
- Questões relacionadas com o Leiaute do circuito
- Exemplos de circuitos XOR; (Ex:L7.15 - 7.18 )
- Exemplos de Deslocador (shifter) (Ex: )
- Exemplos de Multiplicadores (Ex: )
- Ver pag. 163 a 211 de [1]
- Ver também os slides Unidade 3: Eficiência de Circuitos Combinacionais
Notas de aula
Estas notas de aula são baseadas nas dispobilizadas pelo Prof. Pong P. Chu em [1].
- Lecture 01: Complexity Mangement and the Design of Complex Digital Systems
- Lecture 02: Synthesis of VHDL Code
- Lecture 03: Efficient Design of Combinational Circuits
- Lecture 04: Efficient Design of Sequential Circuits
- Lecture 05: Design of Sequential Circuits: Practice
- Lecture 06: Finite State Machines: Principle and Practice
- Lecture 07: Register Transfer Methodology: Principle
- Lecture 08: Register Transfer Methodology: Practice
Roteiros
Avaliação
Neste tópico serão listadas as Atividades Práticas realizadas ao longo do semestre. Para cada uma dessas atividades o aluno/equipe que não entrega-la no prazo preestabelecido, poderá entregar a atividade com: uma semana de atraso obtendo no máximo o valor 8; duas semanas de atraso obtendo no máximo o valor 6; três semanas de atraso obtendo no máximo o valor 4;
Os critérios de avaliação estão descritos no Plano de Ensino.
PARA ENTREGAR
- JÁ ENCERRADAS
Recursos de Laboratório
Para uso fora do IFSC dos recursos computacionais com licença educacional, o IFSC disponibiliza para seus alunos o IFSC-CLOUD. Atualmente a forma mais eficiente de acesso é através do Cliente X2GO. O procedimento de instalação/ configuração e uso do Quartus/Modelsim/QSIM está descrito em Acesso ao IFSC-CLOUD#Cliente X2GO (recomendado).
Para a geração de documentação/relatórios técnicos/artigos, está disponibilizada a plataforma Sharelatex do IFSC-CLOUD. Utilize preferencialmente o modelo de artigo no padrão ABNT.
Para estudo de FPGAs o Laboratório de Programação dispõe de kits Mercúrio IV da Macnica-DHW e também DE2-115 da Terasic. Veja como utilizar estes kits em Preparando para gravar o circuito lógico no FPGA, one além de acesso aos manuais dos fabricantes, você tem acesso a uma descrição resumida da pinagem mais utilizada desses kits.
Para depurar seu circuito em uma FPGA de verdade, pode ser interessante utilizar o SignalTapII da Altera, que permite realizar análise lógica dos sinais no seu circuito. Para iniciar o uso da ferramenta, siga este tutorial.
Para determinar os caminhos críticos do projeto (ou os tempos de propagação entre quaisquer nós de um projeto, utilize a Análise de Caminho Crítico com Qaurtus II.
Referências Bibliográficas:
- ↑ 1,0 1,1 1,2 1,3 Pong P. Chu, RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability. Wiley-IEEE Press, Hoboken, 2006, ISBN 0471720925
- ↑ David Money Harris and Sarah L. Harris, Digital Design and Computer Architecture, Morgan Kaufmann, Burlington, 2007, ISBN 9780123704979, http://dx.doi.org/10.1016/B978-012370497-9/50002-0
Conteúdo
| Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos |
|---|
Gerenciamento de Complexidade e Visão Geral de Sistemas Digitais Complexos
|
| Síntese de Código VHDL |
|---|
Síntese de Código VHDL
|
| Eficiência de Circuitos Combinacionais |
|---|
Eficiência de Circuitos Combinacionais
|
| Eficiência de Circuitos Sequenciais |
|---|
Eficiência de Circuitos Sequenciais
|
| Eficiência de Máquinas de Estado |
|---|
Eficiência de Máquinas de Estado
|
| Register Transfer Methodology |
|---|
Register Transfer Methodology
|
| Projeto Hierárquico e Parametrizado |
|---|
Projeto Hierárquico e Parametrizado
|
| Clock e Sincronização |
|---|
Clock e Sincronização
|