Mudanças entre as edições de "DLP29006-Engtelecom(2018-2) - Prof. Marcos Moecke"
(9 revisões intermediárias por 2 usuários não estão sendo mostradas) | |||
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-- for version2 end for; | -- for version2 end for; | ||
end configuration; | end configuration; | ||
− | + | </syntaxhighlight> | |
− | + | --> | |
− | |||
{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top| Unidade | + | {{collapse top| Unidade 7 - Maquinas de Estado Finitas}} |
− | ===Unidade | + | ===Unidade 7 - Maquinas de Estado Finitas=== |
* 2 AULAS | * 2 AULAS | ||
; Aula 37 (7 nov): | ; Aula 37 (7 nov): | ||
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{{collapse bottom}} | {{collapse bottom}} | ||
− | {{collapse top | + | {{collapse top| Unidade 8 - Testbench}} |
− | ===Unidade | + | ===Unidade 8 - Testbench=== |
− | * | + | * 1 AULA |
; Aula 42 (28 nov): | ; Aula 42 (28 nov): | ||
*Simulação de sistemas digitais com Modelsim e testbench em VHDL | *Simulação de sistemas digitais com Modelsim e testbench em VHDL | ||
Linha 1 409: | Linha 1 408: | ||
::7) simulação funcional (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. | ::7) simulação funcional (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. | ||
::8) simulação temporal (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. | ::8) simulação temporal (usando o ModelSim e Matlab) com entrada VHDL e análise em VHDL da saída. | ||
+ | :* Simular a maquina de venda de doces Ex 11.1 | ||
+ | <!-- | ||
:*Exemplo de Conversor Binário para Gray (Exercício 9.7) | :*Exemplo de Conversor Binário para Gray (Exercício 9.7) | ||
Linha 1 429: | Linha 1 430: | ||
::Note que no final deste projeto, deverão existir pelo menos os arquivos de projeto '''srl_l.vhd''', '''somador.vhd''', '''sistema.vhd''' e os arquivos de teste bench correspondentes '''srl_l_tb.vht''', '''somador_tb.vht''', '''sistema_tb.vht'''. Para facilitar a simulação no Modelsim recomenda-se criar também os arquivos de script '''srl_l.do''', '''somador.do''', '''sistema.do'''. | ::Note que no final deste projeto, deverão existir pelo menos os arquivos de projeto '''srl_l.vhd''', '''somador.vhd''', '''sistema.vhd''' e os arquivos de teste bench correspondentes '''srl_l_tb.vht''', '''somador_tb.vht''', '''sistema_tb.vht'''. Para facilitar a simulação no Modelsim recomenda-se criar também os arquivos de script '''srl_l.do''', '''somador.do''', '''sistema.do'''. | ||
+ | |||
+ | --> | ||
::'''DICA''': Use o comando do Quartus II para gerar um template para o testbench. Selecione cada componente como TOP LEVEL e faça a ANÁLISE E SÍNTESE em seguida ('''Processing > Start > Start Test Bench Template Writer'''). | ::'''DICA''': Use o comando do Quartus II para gerar um template para o testbench. Selecione cada componente como TOP LEVEL e faça a ANÁLISE E SÍNTESE em seguida ('''Processing > Start > Start Test Bench Template Writer'''). | ||
:* Criação de sinais para Test Bench em VHDL | :* Criação de sinais para Test Bench em VHDL | ||
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END PROCESS; | END PROCESS; | ||
</syntaxhighlight> | </syntaxhighlight> | ||
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+ | {{collapse bottom}} | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | |||
{{collapse top| Unidade 9 - Projeto Final}} | {{collapse top| Unidade 9 - Projeto Final}} | ||
===Unidade 9 - Projeto Final=== | ===Unidade 9 - Projeto Final=== | ||
− | * | + | * 9 AULAS |
− | + | ;Aula 37 (7 nov) (metade da aula): | |
− | ;Aula | + | * Projeto Final - Especificação do sistema de controle de travessia de pedestres |
− | * Projeto Final - | + | |
+ | ;Aula 41 (22 nov): | ||
+ | * Projeto Final - Sistema de controle de travessia de pedestres | ||
+ | :* trabalho desenvolvido em equipes | ||
+ | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
+ | |||
+ | ;Aula 43 e 44 (29 e 30 nov): | ||
+ | * Projeto Final - Sistema de controle de travessia de pedestres | ||
+ | :* trabalho desenvolvido em equipes | ||
+ | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
− | ;Aula | + | ;Aula 45 e 46 (5 e 6 dez): |
− | * Projeto Final - Sistema de controle de | + | * Projeto Final - Sistema de controle de travessia de pedestres |
:* trabalho desenvolvido em equipes | :* trabalho desenvolvido em equipes | ||
:* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
− | ;Aula 47 | + | ;Aula 47 e 48 (12 e 13 dez): |
− | * Projeto Final - Sistema de controle de | + | * Projeto Final - Sistema de controle de travessia de pedestres |
:* trabalho desenvolvido em equipes | :* trabalho desenvolvido em equipes | ||
:* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | :* durante as aulas o professor está disponível para o esclarecimento de dúvidas e orienta o trabalho | ||
− | ;Aula | + | ;Aula 49 (14 dez): |
− | * Projeto Final - | + | * Projeto Final - controle de travessia de pedestres |
:*Apresentação do sistema no kit FPGA pelas equipes. | :*Apresentação do sistema no kit FPGA pelas equipes. | ||
− | |||
{{collapse bottom}} | {{collapse bottom}} | ||
Linha 1 549: | Linha 1 561: | ||
===Recuperação R12=== | ===Recuperação R12=== | ||
*Conteúdo avaliado será as unidades 2 a 7 | *Conteúdo avaliado será as unidades 2 a 7 | ||
− | *Data da avaliação ( | + | *Data da avaliação (18/12/2018 das 7h30 as 8h40) - Local: LabReCom. |
+ | |||
::As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues [[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] e [[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]], e as [[Media:Tabelas_Pedroni.pdf | tabelas das figuras 3.6, 3.10 e 4.1]] do livro do Pedroni. Dica use também como fonte de consulta os '''templates''' do Quartus. | ::As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues [[Media:VHDL_QRC-Qualis.pdf | VHDL QUICK REFERENCE CARD]] e [[Media:VHDL1164_QRC-Qualis.pdf | VHDL 1164 PACKAGES QUICK REFERENCE CARD]], e as [[Media:Tabelas_Pedroni.pdf | tabelas das figuras 3.6, 3.10 e 4.1]] do livro do Pedroni. Dica use também como fonte de consulta os '''templates''' do Quartus. | ||
::Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados. | ::Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados. | ||
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===Projeto Final (PF)=== | ===Projeto Final (PF)=== | ||
* O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3) | * O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3) | ||
− | + | ||
− | {{collapse top | expand = true | APF - Projeto Final - Sistema de controle de | + | {{collapse top | expand = true | APF - Projeto Final - Sistema de controle de passagem de pedestre (Entrega e prazos ver Moodle)}} |
− | * Cada | + | * Cada equipe de 2 ou 3 alunos deverá desenvolver um sistema de controle de passagem de pedestre. |
<center> | <center> | ||
− | [[Arquivo: | + | [[Arquivo:SemaforoPedestre2018-2.png | 1000px]] <br> |
− | + | ''FONTE: Imagem cedida por Yan Lucas Martins e Guilherme José Salles Vieira'' | |
− | |||
</center> | </center> | ||
− | * O | + | * A descrição exata do funcionamento deve ser obtida com o cliente durante a entrevista de requisitos. |
− | :* Os grupos focais das vias 1 e 2 devem ser do tipo progressivo, | + | Alguns detalhes gerais: |
− | :* A passagem de pedestre tem: 1) um botão em cada lado da passagem; 2) um sistema para iluminação noturna da passagem de pedestre, 3) dois grupos focais | + | * O semáforo de passagem de pedestres é controlado por botões que os pedestres acionam do lado 1 ou 2 da passagem de pedestres para solicitar a travessia. Ao ser acionado o semáforo pode: 1) liberar imediatamente a passagem do pedestre se não houver veículos circulando na via 1 e via 2. 2) aguardar até T_espera segundos (configurável) se houver veículos circulando. |
− | ::* A iluminação deve acender assim que um botão for acionado e apagar novamente quando o | + | :* Os grupos focais das vias 1 e 2 devem ser do tipo progressivo (GFPv), usando um display com dois dígitos para indicar o tempo restante no estado verde ou vermelho. |
− | ::* O tempo de passagem do pedestre é configurável (default = | + | :* A passagem de pedestre tem: 1) um botão em cada lado da passagem; 2) um sistema para iluminação noturna da passagem de pedestre, 3) dois grupos focais progressivos (GFPp) com lampadas verdes e vermelhas e um display com dois dígitos para indicar o tempo restante no estado verde; 4) um sistema que emite sons indicativos para auxilio aos deficientes visuais; 5) um sistema que emite vibrações mecânicas para auxilio aos deficientes auditivos e visuais. |
+ | ::* A iluminação deve acender assim que um botão for acionado e apagar novamente quando o GFPp passar de verde para vermelho. | ||
+ | ::* O tempo de passagem do pedestre (T_travessia) é configurável (default = 5s x Nvias). | ||
:* Se não houver acionamento do botão de solicitação de passagem do pedestre, as vias 1 e 2 devem permanecer sempre em verde. | :* Se não houver acionamento do botão de solicitação de passagem do pedestre, as vias 1 e 2 devem permanecer sempre em verde. | ||
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− | * Para a FSM sugere-se utilizar GENERIC para definir os tempos | + | * O sistema de controle do semáforo poderá ser descrito através de máquinas de estado finita (FSM). |
− | + | * Para a FSM sugere-se utilizar GENERIC para definir os tempos tempos. | |
− | |||
* O sistema de controle das FSM será baseado no valor de um timer de segundos externo a FSM (conforme mostrado em aula). | * O sistema de controle das FSM será baseado no valor de um timer de segundos externo a FSM (conforme mostrado em aula). | ||
− | * O sistema | + | * O sistema será implementado no kit FPGA DE2-115 usando os leds disponíveis ou pinos da GPIO para acionar leds externos, e chaves para implementar os botões e sensores de veículos. |
* Os sinais de relógio necessários deverão ser obtidos a partir do sinal de clock da placa de 50MHz. Durante as simulações esse circuito deverá ter seu valor alterado de modo a viabilizar a simulação. | * Os sinais de relógio necessários deverão ser obtidos a partir do sinal de clock da placa de 50MHz. Durante as simulações esse circuito deverá ter seu valor alterado de modo a viabilizar a simulação. | ||
* O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente; | * O arquivo QAR do projeto, e os arquivos .do e o testbench .vht para o MODELSIM devem ser enviados antecipadamente; | ||
* Escreva um relatório técnico contendo os resultados em no máximo 10 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit DE2-115 também deve ser feita. | * Escreva um relatório técnico contendo os resultados em no máximo 10 paginas A4. O relatório além das tabelas com os dados de frequência máxima, número de componente, número de pinos, deverá conter a figura dos circuitos RTL da ENTITY top level com uma explicação do seu funcionamento. Também devem ser apresentadas as simulações funcionais e uma análise textual dos resultados obtidos. A descrição da função dos pinos no Kit DE2-115 também deve ser feita. | ||
+ | |||
+ | ;Ver inspirações adicionais para o projeto em: | ||
+ | * [http://www.planalto.gov.br/ccivil_03/LEIS/L9503Compilado.htm Código de Trânsito Brasileiro - LEI Nº 9.503, DE 23 DE SETEMBRO DE 1997], Art 68 a 71 | ||
+ | * Cálculo da distância de parada de um veículo [http://vias-seguras.com/educacao/aulas_de_educacao_no_transito/aula_09_velocidade_e_distancia_de_parada]. | ||
+ | * Exemplo de uma travessia de pedestre [https://www.google.co.uk/maps/@52.6247006,1.247869,3a,49.2y,188.5h,86.4t/data=!3m6!1e1!3m4!1sESWmhMS0FZQ0elZMfTGvMw!2e0!7i13312!8i6656] | ||
+ | * Tipos de travessia de pedestre no Reino Unido [https://www.driving-school-beckenham.co.uk/pedestriancrossings.html] | ||
+ | |||
+ | ;Serão dadas duas bonificações no projeto: | ||
+ | 1) ('''BONUS 1 ponto''') para a equipe que desenvolver a melhoria que for considerada a melhor pelo cliente. | ||
+ | 2) ('''BONUS 1 ponto''') para a equipe que usar o menor número de componentes no projeto (menor custo). | ||
{{collapse bottom}} | {{collapse bottom}} | ||
− | |||
===Atividades Extraclasse (AE)=== | ===Atividades Extraclasse (AE)=== |
Edição atual tal como às 15h07min de 12 de dezembro de 2018
MURAL DE AVISOS E OPORTUNIDADES DA ÁREA DE TELECOMUNICAÇÕES
Registro on-line das aulas
Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS |
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Unidade 2 - Introdução ao VHDL e ambienta EDA - QUARTUS
library library_name; use library_name.package)name.all;
entity entity_name is [generic ( cons_name1: const_type const_value; cons_name2: const_type const_value; ... cons_nameN: const_type const_value);] [port ( signal_name1: mode signal_type; signal_name2: mode signal_type; ... signal_nameN: mode signal_type);] [declarative_part] [begin statement_part] end [entity] [entity_name];
architecture arch_name of entity_name is [declarative_part] begin statement_part end [architecture] [arch_name];
library std;
use std.standard.all;
entity nand_gate is
port (a, b: in bit; x: out bit);
end entity;
architecture nome_arch of nand_gate is
begin
x <= a nand b;
end architecture;
-- Declaração das bibliotecas e pacotes
LIBRARY ieee;
USE ieee.std_logic_1164.all;
-- Especificação de todas as entradas e saídas do circuito
ENTITY flip_flop IS
PORT (d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END;
-- Descrição de como o circuito deve funcionar
ARCHITECTURE flip_flop OF flip_flop IS
BEGIN
PROCESS (clk, rst)
BEGIN
IF (rst='1') THEN
q <= '0';
ELSIF (clk'EVENT AND clk='1') THEN
q <= d;
END IF;
END PROCESS;
END;
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/std
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/ieee
ls /opt/altera/13.0sp1/quartus/libraries/vhdl/mentor/arithmetic (Mentor Graphics) ls /opt/altera/13.0sp1/quartus/libraries/vhdl/synopsys/ieee (Synopsys)
ls /opt/altera/16.0/quartus/libraries/vhdl/ieee/2008
Note que na simulação funcional a mudança da saída Q ocorre no instante em que ocorre a borda de subida do clock ou no momento do reset. No entanto, no caso da simulação com timing, existe um atraso de ~6ns nestas mudanças. IMPORTANTE: Na prática normalmente não é necessário fazer a simulação temporal, pois através do Time Quest Report é possivel verificar se o circuito atende as restrições de tempo.
create_clock -name CLK50MHz -period 50MHz [get_ports {*}]
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY registered_comp_add IS
PORT (clk: IN STD_LOGIC;
a, b: IN INTEGER RANGE 0 TO 7;
reg_comp: OUT STD_LOGIC;
reg_sum: OUT INTEGER RANGE 0 TO 15);
END;
ARCHITECTURE circuit OF registered_comp_add IS
SIGNAL comp: STD_LOGIC;
SIGNAL sum: INTEGER RANGE 0 TO 15;
BEGIN
comp <= '1' WHEN a>b ELSE '0';
sum <= a + b;
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
reg_comp <= comp;
reg_sum <= sum;
END IF;
END PROCESS;
END;
|
Unidade 3 - Tipos de Dados e Operadores em VHDL | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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Unidade 3 - Tipos de Dados e Operadores em VHDL
package standard is
type boolean is (false,true);
type bit is ('0', '1');
type severity_level is (note, warning, error, failure);
type integer is range -2147483647 to 2147483647;
type real is range -1.0E308 to 1.0E308;
type time is range -2147483648 to 2147483647
units
fs;
ps = 1000 fs;
ns = 1000 ps;
us = 1000 ns;
ms = 1000 us;
sec = 1000 ms;
min = 60 sec;
hr = 60 min;
end units;
subtype natural is integer range 0 to integer'high;
subtype positive is integer range 1 to integer'high;
type string is array (positive range <>) of character;
type bit_vector is array (natural range <>) of bit;
PACKAGE std_logic_1164 IS
TYPE std_ulogic IS ( 'U', -- Uninitialized
'X', -- Forcing Unknown
'0', -- Forcing 0
'1', -- Forcing 1
'Z', -- High Impedance
'W', -- Weak Unknown
'L', -- Weak 0
'H', -- Weak 1
'-' -- Don't care
);
TYPE std_ulogic_vector IS ARRAY ( NATURAL RANGE <> ) OF std_ulogic;
SUBTYPE std_logic IS resolved std_ulogic;
TYPE std_logic_vector IS ARRAY ( NATURAL RANGE <>) OF std_logic;
Ver pag. 60 a 73 de [2]
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.numeric_std.all;
ENTITY operadores IS
PORT (
a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
mult: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
div: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
sum: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
sub: OUT STD_LOGIC_VECTOR(? DOWNTO 0);
);
END ENTITY;
ARCHITECTURE type_conv_arch OF operadores IS
BEGIN
-- Inserir o código e definir o tamanho das saidas.
END ARCHITECTURE;
ENTITY redundant_registers IS
PORT (
clk, x: IN BIT;
y: OUT BIT);
END ENTITY;
ARCHITECTURE arch OF redundant_registers IS
SIGNAL a, b, c: BIT;
-- NORMAL -- 1 LE
--ATTRIBUTE preserve: BOOLEAN;
--ATTRIBUTE preserve OF a, b, c: SIGNAL IS TRUE; -- 2 LE
--ATTRIBUTE noprune: BOOLEAN;
--ATTRIBUTE noprune OF a, b, c: SIGNAL IS TRUE; --3 LE
--ATTRIBUTE keep: BOOLEAN;
--ATTRIBUTE keep of a,b,c: SIGNAL IS TRUE;
BEGIN
PROCESS (clk)
BEGIN
IF (clk'EVENT AND clk='1') THEN
a <= x;
b <= x;
c <= x;
END IF;
END PROCESS;
y <= a AND b;
END ARCHITECTURE;
Após a compilação do código acima, observe o número de elementos lógicos obtidos, observe o Technology Map dos circuitos gerados e verifique a localização dos FFs no Chip Planner. Fig 12. Technology Map do Circuito sem Attribute Fig 13. Technology Map do Circuito com Attribute Preserve (or Keep) Fig 14. Technology Map do Circuito com Attribute Noprune
Uso da instrução ALIAS.
function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) return UNSIGNED is
constant L_LEFT: INTEGER := L'LENGTH-1;
alias XL: UNSIGNED(L_LEFT downto 0) is L;
alias XR: UNSIGNED(L_LEFT downto 0) is R;
variable RESULT: UNSIGNED(L_LEFT downto 0);
variable CBIT: STD_LOGIC := C;
begin
for I in 0 to L_LEFT loop
RESULT(I) := CBIT xor XL(I) xor XR(I);
CBIT := (CBIT and XL(I)) or (CBIT and XR(I)) or (XL(I) and XR(I));
end loop;
return RESULT;
end ADD_UNSIGNED;
|
Unidade 4 - Código Concorrente |
---|
Unidade 4 - Código Concorrente
<optional_label>: <target> <=
<value> when <condition> else
<value> when <condition> else
<value> when <condition> else
...
<value>;
<optional_label>: with <expression> select
<target> <=
<value> when <choices>,
<value> when <choices>,
<value> when <choices>,
...
<value> when others;
CONFIGURATION which_mux OF mux IS
FOR Operator_only END FOR;
-- FOR with_WHEN END FOR;
-- FOR with_SELECT END FOR;
END CONFIGURATION;
label: FOR identificador IN faixa GENERATE
[Parte_Declarativa
BEGIN]
Instruções_concorrentes
...
END GENERATE [label];
---------------------
-- FILE my_pkg.vhd --
---------------------
library ieee;
use ieee.std_logic_1164.all;
package my_pkg is
type a_slv is array(natural range <>) of std_logic_vector (3 downto 0);
end package;
---------------------------
-- FILE vector_adder.vhd --
---------------------------
library ieee work;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.my_pkg.all;
entity vector_adder is
generic (N : natural := 4);
port (
a : in a_slv (0 to N-1);
soma : out std_logic_vector (3 downto 0));
end entity;
-- Versão que realiza a soma diretamente, mas que precisa modificar o código de acordo com o número de entradas.
architecture ifsc_v1 of vector_adder is
signal soma_sig : signed(3 downto 0);
begin
-- soma_sig <= signed(a(0)) + signed(a(1))
-- soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2))
soma_sig <= signed(a(0)) + signed(a(1)) + signed(a(2)) + signed(a(3));
soma <= std_logic_vector(soma_sig);
end architecture;
-- Versão que realiza a soma usando um FOR GENERATE
architecture ifsc_v2 of vector_adder is
begin
end architecture;
---------------------------
-- FILE vector_adder.vhd --
---------------------------
configuration ifsc_cfg of vector_adder is
-- for ifsc_v1 end for;
for ifsc_v2 end for;
end configuration;
Aula suspensa - Participação no SEPEI
function "+" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0).
-- Result: Adds two UNSIGNED vectors that may be of different lengths.
function "-" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED(MAX(L'LENGTH, R'LENGTH)-1 downto 0).
-- Result: Subtracts two UNSIGNED vectors that may be of different lengths.
function "*" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED((L'LENGTH+R'LENGTH-1) downto 0).
-- Result: Performs the multiplication operation on two UNSIGNED vectors
-- that may possibly be of different lengths.
function "/" (L, R: UNSIGNED) return UNSIGNED;
-- Result subtype: UNSIGNED(L'LENGTH-1 downto 0)
-- Result: Divides an UNSIGNED vector, L, by another UNSIGNED vector, R.
-- NOTE: If second argument is zero for "/" operator, a severity level of ERROR is issued.
|
Unidade 5 - Código Sequencial |
---|
Unidade 5 - Código Sequencial
[rótulo:] PROCESS [(lista_de_sensibilidade)] [IS]
[parte_declarativa]
BEGIN
afirmação_sequencial;
afirmação_sequencial;
...
END PROCESS [rótulo];
[rótulo:] IF condição THEN
afirmação_sequencial;
afirmação_sequencial;
...
ELSIF condição THEN
afirmação_sequencial;
afirmação_sequencial;
...
ELSE
afirmação_sequencial;
afirmação_sequencial;
...
END IF [rótulo];
[rótulo:] LOOP
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] FOR identificador IN faixa LOOP
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] WHILE condição LOOP -- Executa as "afirmações enquanto a "condição" for verdadeira
afirmação_sequencial;
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] [FOR identificador IN faixa] LOOP
afirmação_sequencial;
EXIT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, termina o "LOOP"
afirmação_sequencial;
...
END LOOP [rótulo];
[rótulo:] [FOR identificador IN faixa] LOOP
afirmação_sequencial;
NEXT [rótulo] [WHEN condição]; -- Se a "condição" é verdadeira, não executa as linhas até a linha "END LOOP"
-- e incrementa o "identificador".
afirmação_sequencial;
...
END LOOP [rótulo];
Avaliação A1 - UN2, UN3, UN4
[rótulo:] CASE expressão IS
WHEN valor => atribuições; -- valor único
...
WHEN valor1 | valor2 | ... | valorN => atribuições; -- lista de valores
...
WHEN valor1 TO valor2 => atribuições; -- faixa de valores
...
END CASE;
ssd_out <= not ssd;
entity Count00_99 is
port (
clk : in std_logic;
bcd_U : out std_logic_vector(3 downto 0);
bcd_D : out std_logic_vector(3 downto 0)
);
end entity;
entity Timer00_99seg is
port (
clk50MHz : in std_logic;
clk1seg : out std_logic;
SSD_Useg : out std_logic_vector(0 to 6);
SSD_Dseg : out std_logic_vector(0 to 6)
);
end entity;
|
Unidade 6 - Projeto a nível de Sistema | ||||
---|---|---|---|---|
Unidade 6 - Projeto a nível de Sistema
Os alunos deverão se organizar em equipes de no máximo 2 alunos, Realizar um circuito de relógio de 24 horas com saída em display de 7 segmentos, conforme especificado no Moodle. O circuito deverá ser apresentado funcional, mostrado com simulação no Modelsim e implementado no FPGA DE2-115. Este projeto será feito extra-classe, e haverá bonus para a próxima avaliação para as equipes que: 1 - apresentar o primeiro circuito OK. 2 - apresentar o circuito com o menor número de elementos lógicos (se diferente do primeiro). 3 - apresentar o circuito com maior frequencia máxima (se diferente dos anteriores). Independente do bonus todas equipes deverão entregar o circuito na atividade indicada no Moodle.
Assim a entity Timer00_99 ENTITY timer00_99seg
GENERIC (D : INTEGER;
fclock : INTEGER;
U : INTEGER);
PORT (clk50MHz : IN STD_LOGIC;
RST : IN STD_LOGIC;
clk1seg : OUT STD_LOGIC;
SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6);
SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6));
END ENTITY;
Será declarada como um COMPONENT COMPONENT timer00_99seg
GENERIC (D : INTEGER;
fclock : INTEGER;
U : INTEGER);
PORT (clk50MHz : IN STD_LOGIC;
RST : IN STD_LOGIC;
clk1seg : OUT STD_LOGIC;
SSD_Dseg : OUT STD_LOGIC_VECTOR(0 TO 6);
SSD_Useg : OUT STD_LOGIC_VECTOR(0 TO 6));
END COMPONENT;
comp1 : timer00_99seg
GENERIC MAP (2, 10, 3)
PORT MAP (clk50MHz,RST, clk1seg, SSD_Dseg, SSD_Useg);
comp1 : timer00_99seg
GENERIC MAP ( D => 2, U => 3,
fclock => 10,
PORT MAP ( clk50MHz => clk50MHz,
RST => RST,
clk1seg => clk1seg,
SSD_Dseg => SSD_Dseg,
SSD_Useg => SSD_Useg);
entity timer00_99seg IS
generic (fclk2 : natural := 50, D : natural := 5; U : natural := 9);
port
(
clk50MHz : in STD_LOGIC;
clk_1seg: out STD_LOGIC;
ssd_D : out STD_LOGIC_VECTOR(0 TO 6);
ssd_U : out STD_LOGIC_VECTOR(0 TO 6)
);
end entity;
component div_clk is
generic (fclk2 : natural := 50); -- frequecia para simulacao
port (
clk : in std_logic;
clk_out : out std_logic
);
end component;
;OBS:
*O valor do fclk2 corresponde a metade do período do clock de entrada em Hz.
component count00_99 is
generic (D : natural := 9; U : natural := 9);
port (
clk : in std_logic;
clk_out : out std_logic;
bcd_U : out std_logic_vector(3 downto 0);
bcd_D : out std_logic_vector(3 downto 0)
);
end component;
component bin2ssd is
generic (ac_ccn : natural := 0);
port (
bin_in : in std_logic_vector(3 downto 0);
ssd_out : out std_logic_vector(0 to 6)
);
end component;
OBS: É recomendável inserir um sinal de RESET em todos os circuitos sequenciais e ao iniciar a simulação do circuito começar com RESET ativo durante 10 ps.
FUNCTION e PROCEDURE (são chamados de subprogramas), e podem ser construídos em um PACKAGE, ENTITY, ARCHITECTURE, ou PROCESS. A instrução ASSERT é útil para verificar as entradas de um subprograma. Seu propósito não é criar circuito, mas assegurar que certos requisitos são atendidos durante a sintese e/ou simulação. Pode ser condicional ou incondicional (condição_booleana = FALSE). A sintaxe da instrução é: [rótulo:] assert condição_booleana
[report mensagem]
[severity nivel_severidade];
A mensagem pode ser criada usando STRINGs que podem ser concatenadas. O nível de severidade pode ser NOTE (para passar informação para o compilador/simulator), WARNING (para informar que algo não usual ocorreu), ERROR (para informar que alguma condição não usual "sério" ocorreu), ou FAILURE (para informar que uma condição não aceitável ocorreu). Normalmente o compilador para quando ocorre um ERROR ou FAILURE. ERROR é o valor "default" [9].
function nome_funçao (lista_parametros_entrada) return tipo_saida is
declarações
begin
afirmações sequenciais
end function;
Abaixo segue um exemplo de cálculo do log2 de um número inteiro. Pode ser usado para determinar o número de bits necessário para um número natural. function log2c (n : integer) return integer is
variable m , p : integer;
begin
m := 0;
p : = 1;
while p < n loop
m : = m + 1;
p := p * 2;
end loop;
return m;
end log2c;
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Unidade 7 - Maquinas de Estado Finitas |
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Unidade 7 - Maquinas de Estado Finitas
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
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ENTITY < entity_name > IS
PORT (
clk, rst : IN STD_LOGIC;
input : IN < data_type > ;
output : OUT < data_type >);
END < entity_name > ;
----------------------------------------------------------
ARCHITECTURE < architecture_name > OF < entity_name > IS
TYPE state IS (A, B, C, ...);
SIGNAL pr_state, nx_state : state;
ATTRIBUTE ENUM_ENCODING : STRING; --optional attribute
ATTRIBUTE ENUM_ENCODING OF state : TYPE IS "sequential";
BEGIN
------Logica Sequencial da FSM:------------
PROCESS (clk, rst)
BEGIN
IF (rst = '1') THEN
pr_state <= A;
ELSIF (clk'EVENT AND clk = '1') THEN
pr_state <= nx_state;
END IF;
END PROCESS;
------Logica Combinacional da FSM:------------
PROCESS (pr_state, input)
BEGIN
CASE pr_state IS
WHEN A =>
output <= < value > ;
IF (input =< value >) THEN
nx_state <= B;
...
ELSE
nx_state <= A;
END IF;
WHEN B =>
output <= < value > ;
IF (input =< value >) THEN
nx_state <= C;
...
ELSE
nx_state <= B;
END IF;
WHEN ...
END CASE;
END PROCESS;
------Seção de Saída (opcional):-------
PROCESS (clk, rst)
BEGIN
IF (rst = '1') THEN
new_output <= < value > ;
ELSIF (clk'EVENT AND clk = '1') THEN --or clk='0'
new_output <= output;
END IF;
END PROCESS;
END < architecture_name > ;
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Unidade 8 - Testbench | ||||||||
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Unidade 8 - Testbench
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Unidade 9 - Projeto Final |
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Unidade 9 - Projeto Final
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Avaliações
Atividade Relâmpago (AR)
As atividades relâmpago são atividades avaliativas opcionais que darão BôNUS adicionais ao aluno na próxima avaliação. Elas normalmente consistem de soluções simples para algum problema ou sistema. Elas são enunciadas na aula, e o prazo e a entrega serão definidos no Moodle. Não são aceitas entregas tardias, e apenas 2 alunos podem receber o bonus. A pontuação das atividades é informada a cada atividade.
Avaliação A1
- Conteúdo avaliado serão as unidades 2 a 4 (cap 1 - 5)
- Data da avaliação (04/10/2018) - Local: LabReCom.
Avaliação A2
- Conteúdo avaliado serão as unidades 5 a 7 (Cap 6 a 9)
- Data da avaliação (14/11/2018) - Local: LabReCom.
Recuperação R12
- Conteúdo avaliado será as unidades 2 a 7
- Data da avaliação (18/12/2018 das 7h30 as 8h40) - Local: LabReCom.
- As avaliações A1 e A2 são com consulta apenas as folhas de consulta entregues VHDL QUICK REFERENCE CARD e VHDL 1164 PACKAGES QUICK REFERENCE CARD, e as tabelas das figuras 3.6, 3.10 e 4.1 do livro do Pedroni. Dica use também como fonte de consulta os templates do Quartus.
- Ao final das avaliações o aluno deverá enviar a avaliação para a plataforma Moodle com os arquivos solicitados.
Projeto Final (PF)
- O projeto final é uma atividade de avaliação desenvolvida em equipe, e consiste no desenvolvimento de um sistema que aplica os conhecimento adquiridos durante o semestre. A avaliação do projeto final corresponde a no mínimo 45% do peso no conceito final. São avaliados no projeto final os quesitos: 1) Sistema desenvolvido (projeto, simulação e realização, demostração do harware); 2) Relatório com a documentação completa do projeto; 3)
APF - Projeto Final - Sistema de controle de passagem de pedestre (Entrega e prazos ver Moodle) |
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Alguns detalhes gerais:
1) (BONUS 1 ponto) para a equipe que desenvolver a melhoria que for considerada a melhor pelo cliente. 2) (BONUS 1 ponto) para a equipe que usar o menor número de componentes no projeto (menor custo). |
Atividades Extraclasse (AE)
- Entrega dos Atividades Extraclasse ao longo do semestre AE(0) a AE(N). A entrega, detalhes e prazos serão indicados na plataforma Moodle.
Estudos livres sem entrega de documentação (EL)
- Os estudos livres são fortemente recomendados aos alunos como forma de melhor compreender o assunto estudado em cada unidade. Nas listas de exemplos e exercícios, os essenciais estão destacados em negrito. Não há prazos nem entregas desses estudos no Moodle, mas pede-se que os alunos realizem esses estudos e tirem suas dúvidas nas aulas destinadas a resolução de exercícios, ou nos minutos iniciais das aulas.
EL1 - Resolução dos exercícios do Cap 2 |
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especificado.
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-- File: mux.vdh
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-- Declaração das Bibliotecas e Pacotes
--
LIBRARY ieee;
USE _________________________ ;
---------------------------------------
-- Especificação das entradas e saídas e nome da ENTITY
ENTITY mux IS
PORT (
__ , __ : ___ STD_LOGIC_VECTOR (7 DOWNTO 0);
sel : IN ____________________________ ;
___ : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END _____ ;
---------------------------------------
ARCHITECTURE example OF _____ IS
BEGIN
PROCESS (a, b, ____ )
BEGIN
IF (sel = "00") THEN
c <= "00000000";
ELSIF (__________) THEN
c <= a;
_____ (sel = "10") THEN
c <= __;
ELSE
c <= (OTHERS => '__');
END ___ ;
END _________ ;
END _________ ;
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EL2 - Resolução dos exercícios do Cap 3 |
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EL3 - Resolução dos exercícios do Cap 4 |
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EL4 - Resolução dos exercícios do Cap 5 |
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EL6 - Resolução dos exercícios do Cap 6 |
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EL7 - Resolução dos exercícios do Cap 8 |
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EL8 - Resolução dos exercícios do Cap 9 |
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Referências Bibliográficas:
- ↑ PEDRONI, Volnei A. Eletrônica digital moderna e VHDL; 1ª ed. Rio de Janeiro:Elsevier, 2010. 619p. . ISBN 9788535234657
- ↑ 2,00 2,01 2,02 2,03 2,04 2,05 2,06 2,07 2,08 2,09 2,10 2,11 2,12 2,13 2,14 PEDRONI, Volnei A. Circuit Design and Simulation with VHDL; 2ª ed. Massachusetts-EUA:MIT, 2010. 608 p. ISBN 9780262014335